隨著二十一世紀(jì)的到來，人類進(jìn)入了后PC時代。在這一階段，嵌入式技術(shù)得到了飛速發(fā)展和廣泛應(yīng)用。目前，嵌入式技術(shù)及其產(chǎn)品已廣泛應(yīng)用于智能家用電器、智能建筑、儀器儀表、通訊產(chǎn)品、工業(yè)控制、掌上型電腦、各種智能IC卡的應(yīng)用等等。將嵌入式系統(tǒng)應(yīng)用于多媒體移動終端，充分發(fā)揮了嵌入式系統(tǒng)的低功耗、集成度高、可擴(kuò)充能力強(qiáng)等特點(diǎn)，可以達(dá)到集移動、語音、圖像等各種功能于一身的效果。基于以上背景，本文提出了一種基于嵌入式Linux的多媒體播放器設(shè)計(jì)方案。 本文首先詳細(xì)分析了ARM體系結(jié)構(gòu)，研究了嵌入式Linux操作系統(tǒng)在ARM9微處理器的移植技術(shù)，包括交叉編譯環(huán)境的建立、引導(dǎo)裝載程序應(yīng)用、移植嵌入式Linux內(nèi)核及建立根文件系統(tǒng)，并且實(shí)現(xiàn)了嵌入式Linux到EP9315開發(fā)板的移植。 由于嵌入式系統(tǒng)本身硬件條件的限制，常用在PC機(jī)的圖形用戶界面GUI系統(tǒng)不適合在其上運(yùn)行。為此，本文選擇了Qt/Embedded作為研究對象，在對其體系結(jié)構(gòu)等方面進(jìn)行研究基礎(chǔ)上，實(shí)現(xiàn)了Qt/Embedded到EP9315開發(fā)板的移植，完成了嵌入式圖形用戶界面開發(fā)，使得系統(tǒng)擁有良好的操作界面。 針對現(xiàn)今MP3文件格式廣泛流行的特點(diǎn)，本文設(shè)計(jì)了MP3播放器。在深入研究了MP3文件編碼原理的基礎(chǔ)上，詳細(xì)論述了播放器的設(shè)計(jì)過程，沒有使用硬件解碼方案，采用了軟件解碼，降低了系統(tǒng)開發(fā)成本：在視頻播放方面，本文實(shí)現(xiàn)了Linux系統(tǒng)下的通用媒體播放器——Mplayer到EP9315開發(fā)板的移植。通過對音頻數(shù)據(jù)輸出的研究，解決了Mplayer播放聲音不正常的問題，實(shí)現(xiàn)了一個集音樂和視頻播放于一體的嵌入式多媒體播放系統(tǒng)。 最后，總結(jié)了論文所做的工作，指出了嵌入式多媒體播放器所需要進(jìn)一步解決和完善的問題。
上傳時間： 2013-04-24
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隨著中國二代導(dǎo)航系統(tǒng)的建設(shè)，衛(wèi)星導(dǎo)航的應(yīng)用將普及到各個行業(yè)，具有自主知識產(chǎn)權(quán)的衛(wèi)星導(dǎo)航接收機(jī)的研究與設(shè)計(jì)是該領(lǐng)域的一個研究熱點(diǎn)。在接收機(jī)的設(shè)計(jì)中，對于成熟技術(shù)將利用ASIC芯片進(jìn)行批量生產(chǎn)，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機(jī)技術(shù)，特別是在需要利用接收機(jī)平臺進(jìn)行提高接收機(jī)性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進(jìn)行批量生產(chǎn)。本課題就是基于FPGA研究GPS并行捕獲技術(shù)的硬件電路，著重進(jìn)行了其中一個捕獲通道的設(shè)計(jì)和實(shí)現(xiàn)。 GPS信號捕獲時間是影響GPS接收機(jī)性能的一個關(guān)鍵因素，尤其是在高動態(tài)和實(shí)時性要求高的應(yīng)用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關(guān)法基礎(chǔ)上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進(jìn)行總體功能劃分和結(jié)構(gòu)設(shè)計(jì)，并采用自底向上的方法對系統(tǒng)進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實(shí)現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設(shè)計(jì)制作了GPS中頻信號產(chǎn)生平臺。該平臺可實(shí)時地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實(shí)現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點(diǎn)FFT IP核對C/A碼進(jìn)行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設(shè)計(jì)時，合理地采用FPGA設(shè)計(jì)思想與技巧優(yōu)化系統(tǒng)。基于實(shí)用性的要求，詳細(xì)的給出了基于FFT的GPS并行捕獲各個模塊的實(shí)現(xiàn)原理、實(shí)現(xiàn)結(jié)構(gòu)以及仿真結(jié)果。并達(dá)到降低系統(tǒng)硬件資源，能夠快速、高效地實(shí)現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導(dǎo)航研究所承擔(dān)的國家863課題“利用多徑信號提高GNSS接收機(jī)性能的新技術(shù)研究”中關(guān)于接收機(jī)信號捕獲算法的一部分，對接收機(jī)的設(shè)計(jì)具有一定的參考價(jià)值。
上傳時間： 2013-07-22
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應(yīng)用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點(diǎn)是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實(shí)現(xiàn)PC機(jī)和FPGA芯片之間的通信，勢必會增加接口連線的復(fù)雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點(diǎn)以及FPGA設(shè)計(jì)具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設(shè)計(jì)方法，其中主要包括狀態(tài)機(jī)的描述形式以及自頂向下的設(shè)計(jì)方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點(diǎn)而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設(shè)計(jì)的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計(jì)有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨(dú)立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗(yàn)方式，還有多種中斷源、中斷優(yōu)先級、較強(qiáng)的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實(shí)現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計(jì)數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達(dá)到資源利用的最大化。 在具體的設(shè)計(jì)過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進(jìn)行綜合優(yōu)化、仿真驗(yàn)證以及下載實(shí)現(xiàn)。各項(xiàng)數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計(jì)的UART滿足預(yù)期設(shè)計(jì)目標(biāo)。
上傳時間： 2013-08-02
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DDR2 SDRAM是目前內(nèi)存市場上的主流內(nèi)存。除了通用計(jì)算機(jī)系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此，設(shè)計(jì)一款匹配DDR2的內(nèi)存控制器將會具有良好的應(yīng)用前景。 論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計(jì)出DDR2控制器的整體架構(gòu)，采用自項(xiàng)向下的設(shè)計(jì)方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設(shè)計(jì)。根據(jù)在設(shè)計(jì)中遇到的問題，對DDR2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計(jì)DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗(yàn)證平臺，針對設(shè)計(jì)的具體功能進(jìn)行仿真驗(yàn)證，并實(shí)現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設(shè)計(jì)的DDR2控制器的主要特點(diǎn)是： 1.支持?jǐn)?shù)字PHY電路，不需要實(shí)際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節(jié)約了設(shè)計(jì)成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項(xiàng)新技術(shù)，充分發(fā)揮DDR2內(nèi)存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內(nèi)存的控制。
上傳時間： 2013-06-10
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本文提出了一種基于FPGA的硬件防火墻的實(shí)現(xiàn)方案，采用了FPGA來實(shí)現(xiàn)千兆線速的防火墻。傳統(tǒng)的基于X86等通用CPU的防火墻無法支撐快速增長的網(wǎng)絡(luò)速度，無法實(shí)現(xiàn)線速過濾和轉(zhuǎn)發(fā)。本文在采用FPGA可編程器件+通用CPU模式下，快速處理網(wǎng)絡(luò)數(shù)據(jù)。網(wǎng)絡(luò)數(shù)據(jù)在建立連接跟蹤后，直接由FPGA實(shí)現(xiàn)的快速處理板直接轉(zhuǎn)發(fā)，實(shí)現(xiàn)了網(wǎng)絡(luò)數(shù)據(jù)的線速處理，通用CPU在操作系統(tǒng)支持下，完成網(wǎng)絡(luò)數(shù)據(jù)的連接跟蹤的創(chuàng)建、維護(hù)，對網(wǎng)絡(luò)規(guī)則表的維護(hù)等工作。FPGA硬件板和CPU各司所長，實(shí)現(xiàn)快速轉(zhuǎn)發(fā)的目的。 本文設(shè)計(jì)了基于FPGA的硬件板的硬件規(guī)格，提出了硬件連接跟蹤表的存儲模式，以及規(guī)則表的存儲模式和定義等； 防火墻系統(tǒng)軟件采用NetBSD操作系統(tǒng)，完成了硬件板的NetBSD的驅(qū)動；在軟件系統(tǒng)完成了新建連接的建立、下發(fā)、老化等工作；在連接跟蹤上完成了規(guī)則的建立、刪除、修改等工作。 本文完成了防火墻的實(shí)現(xiàn)。實(shí)現(xiàn)了基于連接跟蹤的包過濾、地址轉(zhuǎn)換（NAT），設(shè)計(jì)了連接跟蹤的關(guān)鍵數(shù)據(jù)結(jié)構(gòu)，包過濾的關(guān)鍵數(shù)據(jù)結(jié)構(gòu)等，重用了NetBSD操作系統(tǒng)的路由。本文針對地址轉(zhuǎn)換應(yīng)用程序的穿透問題，新增了部分實(shí)現(xiàn)。 在DoS攻擊是一種比較常見的攻擊網(wǎng)絡(luò)手段，本文采用了軟硬件結(jié)合的方法，不僅在軟件部分做了完善，也在硬件部分采取了相應(yīng)的措施，測試數(shù)據(jù)表明，對常見的Syn洪水攻擊效果明顯。 在實(shí)踐過程中，我們發(fā)現(xiàn)了NetBSD操作系統(tǒng)內(nèi)核的軟件缺陷，做了修正，使之更完善。 經(jīng)過測試分析，本方案不僅明顯的優(yōu)于X86方案，和基于NP方案、基于ASIC方案比較，具有靈活、可配置、易升級的優(yōu)點(diǎn)。
上傳時間： 2013-06-21
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隨著以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)的迅速發(fā)展以及信息的爆炸式增長，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對顯示器件的要求也越來越高。在這些因素的驅(qū)動下，顯示技術(shù)也取得了飛速的發(fā)展。使用FPGA/CPLD設(shè)計(jì)的液晶控制器具有很高的靈活性，可以根據(jù)不同的液晶類型、尺寸、使用場合，特別是不同的工業(yè)產(chǎn)品，做一些特殊的設(shè)計(jì)，以最小的代價(jià)滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點(diǎn)。 本文設(shè)計(jì)了一個采用FPGA設(shè)計(jì)的液晶顯示控制器，主要解決以下內(nèi)容：采用Cyclone芯片設(shè)計(jì)的液晶控制器；采用硬件描述語言進(jìn)行的液晶顯示控制器設(shè)計(jì)，重點(diǎn)介紹了如何通過特殊設(shè)計(jì)控制器與CPU協(xié)調(diào)的工作，驅(qū)動系統(tǒng)所需時序信號的產(chǎn)生，STN液晶彩色屏灰度顯示的時間抖動算法和幀率控制原理及實(shí)現(xiàn)，顯示數(shù)據(jù)的緩沖、轉(zhuǎn)化方法，使用FPGA設(shè)計(jì)的用于本系統(tǒng)的特殊SDRAM控制器，以及液晶控制器通過該SDRAM控制器進(jìn)行顯示緩沖器的管理，還有很重要的一點(diǎn)是各個模塊之間的同步處理。這款液晶控制器在實(shí)際中的使用效果證明了本課題介紹的液晶控制器方案是一個非常可行的，具有廣泛的通用性。 關(guān)鍵詞：液晶控制器、SDRAM控制器、時序信號發(fā)生器、灰度顯示、時間抖動算法
上傳時間： 2013-04-24
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信號與信息處理是信息科學(xué)中近幾年來發(fā)展最為迅速的學(xué)科之一,隨著片上系統(tǒng)(SOC,System On Chip)時代的到來,FPGA正處于革命性數(shù)字信號處理的前沿。基于FPGA的設(shè)計(jì)可以在系統(tǒng)可再編程及在系統(tǒng)調(diào)試,具有吞吐量高,能夠更好地防止授權(quán)復(fù)制、元器件和開發(fā)成本進(jìn)一步降低、開發(fā)時間也大大縮短等優(yōu)點(diǎn)。然而,FPGA器件是基于SRAM結(jié)構(gòu)的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數(shù)據(jù)都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統(tǒng)設(shè)計(jì)中具有極其重要的價(jià)值,這也給用于可編程邏輯器件編程的配置接口電路和實(shí)驗(yàn)開發(fā)設(shè)備提出了更高的要求。 本論文基于IEEE1149.1標(biāo)準(zhǔn)和USB2.0技術(shù),完成了FPGA配置接口電路及實(shí)驗(yàn)開發(fā)板的設(shè)計(jì)與實(shí)現(xiàn)。作者在充分理解IEEE1149.1標(biāo)準(zhǔn)和USB技術(shù)原理的基礎(chǔ)上,針對Altcra公司專用的USB數(shù)據(jù)配置電纜USB-Blaster,對其內(nèi)部工作原理及工作時序進(jìn)行測試與詳細(xì)分析,完成了基于USB配置接口的FPGA芯片開發(fā)實(shí)驗(yàn)電路的完整軟硬件設(shè)計(jì)及功能時序仿真。作者最后進(jìn)行了軟硬件調(diào)試,完成測試與驗(yàn)證,實(shí)現(xiàn)了對Altera系列PLD的配置功能及實(shí)驗(yàn)開發(fā)板的功能。 本文討論的USB下載接口電路被驗(yàn)證能在Altera的QuartusII開發(fā)環(huán)境下直接使用,無須在主機(jī)端另行設(shè)計(jì)通信軟件,其兼容性較現(xiàn)有設(shè)計(jì)有所提高。由于PLD(Programmable Logic Device)廠商對其知識產(chǎn)權(quán)嚴(yán)格保密,使得基于USB接口的配置電路應(yīng)用受到很大限制,同時也加大了自行對其進(jìn)行開發(fā)設(shè)計(jì)的難度。 與傳統(tǒng)的基于PC并口的下載接口電路相比,本設(shè)計(jì)的基于USB下載接口電路及FPGA實(shí)驗(yàn)開發(fā)板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調(diào)試NiosII嵌入式軟核處理器等明顯優(yōu)勢。從成本來看,本設(shè)計(jì)的USB配置接口電路及FPGA實(shí)驗(yàn)開發(fā)板與其同類產(chǎn)品相比有較強(qiáng)的競爭力。
上傳時間： 2013-04-24
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通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專用集成電路實(shí)現(xiàn)。但是這類芯片一般包含許多輔助模塊，而時常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時候尤其是在監(jiān)控場所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對信息技術(shù)的發(fā)展和開發(fā)過程中的實(shí)際需要，設(shè)計(jì)了一個藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對系統(tǒng)劃分模塊以及各個模塊的信號連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個模塊的功能，并用VHDL語言編寫代碼來實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對各模塊進(jìn)行功能仿真和時序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開發(fā)板上對系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙
上傳時間： 2013-07-13
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理廣泛應(yīng)用于聲納、雷達(dá)、通訊語音處理和圖像處理等領(lǐng)域。快速傅立葉變換(Fast Fourier Transform，F(xiàn)FT)在數(shù)字信號處理系統(tǒng)中起著很重要的作用，F(xiàn)FT 有效地提高了離散傅立葉變換(Discret Fourier Transform，DFT)的運(yùn)算效率。 處理器一般要求具有高速度、高精度、大容量和實(shí)時處理的性能，而現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是近年來迅速發(fā)展起來的新型可編程器件，在處理大規(guī)模數(shù)據(jù)方面，有極大的優(yōu)勢。論文采用了在FPGA中實(shí)現(xiàn)FFT算法的方案。 數(shù)字信號處理板的硬件電路設(shè)計(jì)是本論文的重要部分之一。在介紹了FFT以及波束形成的基本原理和基本方法的基礎(chǔ)上，根據(jù)實(shí)時處理的要求，給出了數(shù)字信號處理板的硬件設(shè)計(jì)方案并對硬件電路的實(shí)現(xiàn)進(jìn)行了分析和說明。 依據(jù)數(shù)字系統(tǒng)的設(shè)計(jì)方法，分別采用基二按時間抽取FFT算法、基四按時間抽取FFT算法以及FFT兆核函數(shù)三種方法利用硬件描述語言(VHSICHardware Description Language，VHDL)實(shí)現(xiàn)了1024點(diǎn)的FFT，接著對三種方法進(jìn)行了評估，得出了FPGA完全能滿足處理器的實(shí)時處理的要求的結(jié)論。然后根據(jù)通用串行總線(Universial Serial Bus，USB)協(xié)議，利用VHDL語言編寫了USB接口芯片ISP1581的固件程序，實(shí)現(xiàn)了設(shè)備的枚舉過程。
上傳時間： 2013-06-27
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單片機(jī)系統(tǒng)開發(fā)板 很好 可以最單片機(jī)開發(fā) 學(xué)習(xí)
標(biāo)簽： MCS 51 單片機(jī)學(xué)習(xí)
上傳時間： 2013-04-24
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