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逆變器數(shù)字控制技術(shù)研究與實(shí)現(xiàn).rar

逆變器廣泛應(yīng)用于工業(yè)生產(chǎn)的各個(gè)方面，數(shù)字控制具有方便實(shí)現(xiàn)復(fù)雜算法、抗干擾性強(qiáng)和產(chǎn)品容易升級(jí)等優(yōu)點(diǎn)，已成為未來(lái)逆變器的發(fā)展趨勢(shì)。使用數(shù)字技術(shù)控制設(shè)計(jì)逆變器，控制器的性能決定了逆變系統(tǒng)系統(tǒng)的性能。然而在很多高頻應(yīng)用的場(chǎng)合，目前常用的控制器的速度往往不能完全達(dá)到要求。與傳統(tǒng)單片機(jī)和DSP芯片相比，F(xiàn)PGA器件具有更高的處理速度。同時(shí)FPGA應(yīng)用在數(shù)字化逆變器設(shè)計(jì)中，還可以大大簡(jiǎn)化控制系統(tǒng)結(jié)構(gòu)，并可實(shí)現(xiàn)多種高速算法，具有較高的性價(jià)比。在逆變器的全數(shù)字化控制領(lǐng)域，F(xiàn)PGA具有很好的應(yīng)用價(jià)值。 論文首先介紹了SPWM基本原理及其控制方式，SPWM的生成方法，并結(jié)合本課題給出了查表法生成SPWM波的一般方法，且以單相全橋逆變器為例進(jìn)行了仿真。分析其的電路特點(diǎn)，建立PWM逆變器的統(tǒng)一電路模型、連續(xù)狀態(tài)空間以及離散狀態(tài)空間模型，在此數(shù)學(xué)模型基礎(chǔ)上，針對(duì)逆變器研究分析了目前用于逆變器設(shè)計(jì)的各種數(shù)字控制技術(shù)、控制方案，討論了其控制方法的優(yōu)缺點(diǎn)，相關(guān)控制器設(shè)計(jì)的一般問(wèn)題，最后比較了其優(yōu)缺點(diǎn)，指出其存在的共性問(wèn)題，總結(jié)了使用FPGA設(shè)計(jì)逆變器數(shù)字控制器的優(yōu)勢(shì)。然后以單相電壓型PWM逆變器為控制模型采用新型模數(shù)結(jié)合現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)數(shù)字化控制器的方案，給出了純正正弦波逆變器的設(shè)計(jì)方案。 論文詳細(xì)論述了采用模數(shù)混合型FPGA作為主控芯片的高頻逆變器設(shè)計(jì)方法與實(shí)現(xiàn)過(guò)程。系統(tǒng)主控芯片采用Fusion系列AFS600，世界上首個(gè)模數(shù)混合型FPGA。主要設(shè)計(jì)要點(diǎn)包括：逆變器硬件電路設(shè)計(jì)以及SPWM數(shù)字控制系統(tǒng)軟件設(shè)計(jì)。外圍強(qiáng)電電路的設(shè)計(jì)的難點(diǎn)在于用于前端升壓的高頻變壓器的設(shè)計(jì)以及輸出端LC濾波電感與電容的選取。另外，SPWM“H”字全橋逆變電路中的高懸浮電壓也是設(shè)計(jì)中需要值得注意的重要環(huán)節(jié)。在控制系統(tǒng)軟件設(shè)計(jì)方面，采用FPGA自上而下的設(shè)計(jì)方法，對(duì)其控制系統(tǒng)進(jìn)行了功能劃分，完成了SPWM產(chǎn)生器以及加入死區(qū)補(bǔ)償?shù)腜WM發(fā)生器、和反饋等模塊的設(shè)計(jì)。 論文的結(jié)束部分給出了設(shè)計(jì)結(jié)果，并指出了進(jìn)一步的工作的思路和方向。

標(biāo)簽： 逆變器 數(shù)字控制 技術(shù)研究

上傳時(shí)間： 2013-05-19

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基于FPGA的RS255，223編解碼器的高速并行實(shí)現(xiàn).rar

隨著信息時(shí)代的到來(lái)，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過(guò)modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。

標(biāo)簽： FPGA 255 223

上傳時(shí)間： 2013-04-24

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AD421中文資料 (數(shù)模轉(zhuǎn)換器)

文中主要介紹了高性能數(shù)模轉(zhuǎn)換器AIM21的工作原理及其在智能變送器的設(shè)計(jì)中的應(yīng)用。設(shè)計(jì)方案利用低功耗的16住單片機(jī)MSP430作為核心控制器，選用低功耗的外圍擴(kuò)展元器件，設(shè)計(jì)了具有4 20 mA

標(biāo)簽： 421 AD 數(shù)模轉(zhuǎn)換器

上傳時(shí)間： 2013-06-09

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共模電感器和差模電感器系列規(guī)格書

共模電感器和差模電感器系列規(guī)格書

標(biāo)簽： 共模電感器 差模電感器 規(guī)格書

上傳時(shí)間： 2013-07-15

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基于FPGA的甚短距離高速并行光傳輸系統(tǒng)研究

甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內(nèi)進(jìn)行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機(jī)、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點(diǎn),是光通信技術(shù)發(fā)展的一個(gè)全新領(lǐng)域,逐漸成為國(guó)際通用的標(biāo)準(zhǔn)技術(shù),成為全光網(wǎng)的一個(gè)重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),使用現(xiàn)場(chǎng)可編程陣列FPGA(Field Programmable GateArray)來(lái)完成轉(zhuǎn)換器電路的設(shè)計(jì)和功能實(shí)現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標(biāo)準(zhǔn),在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢(shì),為將來(lái)向更高速率升級(jí)提供了依據(jù).根據(jù)萬(wàn)兆以太網(wǎng)的技術(shù)特點(diǎn)和傳輸要求,提出并設(shè)計(jì)了用VSR技術(shù)實(shí)現(xiàn)局域和廣域萬(wàn)兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬(wàn)兆以太網(wǎng)上,實(shí)現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計(jì)均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實(shí)現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語(yǔ)言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬(wàn)兆以太網(wǎng)的SERDES的設(shè)計(jì)和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計(jì)均能正確的實(shí)現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.

標(biāo)簽： FPGA 短距離 光傳輸 高速并行

上傳時(shí)間： 2013-07-14

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并行輸出10位模數(shù)轉(zhuǎn)換器TLC1551的原理與應(yīng)用

TLC1551是美國(guó)TI公司生產(chǎn)的10位并行輸出模數(shù)轉(zhuǎn)換器,該器件轉(zhuǎn)換速度快,傳輸數(shù)據(jù)方便,應(yīng)用電路簡(jiǎn)單.文中介紹了TLC1551的管腳功能、電氣特性、工作原理和時(shí)序、應(yīng)用電路及模數(shù)轉(zhuǎn)換的單片機(jī)基本程

標(biāo)簽： 1551 TLC 并行 輸出

上傳時(shí)間： 2013-07-26

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8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究

8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究 8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究

標(biāo)簽： 8位 電流模 模數(shù)轉(zhuǎn)換器

上傳時(shí)間： 2013-06-21

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FPGA用于160Gbs高速光纖通信系統(tǒng)中PMD補(bǔ)償?shù)难芯?/a>

標(biāo)簽： FPGA 160 Gbs PMD

上傳時(shí)間： 2013-04-24

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高速Viterbi譯碼器的FPGA實(shí)現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測(cè)試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過(guò)程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺(tái)對(duì)Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對(duì)于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語(yǔ)言VHDL來(lái)完成設(shè)計(jì)。通過(guò)對(duì)譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時(shí)間： 2013-04-24

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基于FPGA技術(shù)的星載高速?gòu)?fù)接器設(shè)計(jì)

隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個(gè)高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速?gòu)?fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對(duì)整個(gè)空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲(chǔ)器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語(yǔ)言和可編程門陣列FPGA技術(shù),對(duì)多個(gè)信號(hào)源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計(jì)中,用VHDL語(yǔ)言對(duì)高速?gòu)?fù)接器進(jìn)行行為級(jí)建模,為了驗(yàn)證這個(gè)模型,首先使用軟件進(jìn)行仿真,通過(guò)編寫testbench程序模擬FIFO的動(dòng)作特點(diǎn),對(duì)程序輸入信號(hào)進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計(jì)硬件電路,設(shè)計(jì)出的實(shí)際電路實(shí)現(xiàn)了將來(lái)自兩個(gè)不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對(duì)FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時(shí)對(duì)設(shè)計(jì)方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計(jì)目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計(jì)高速?gòu)?fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來(lái)的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).

標(biāo)簽： FPGA 星載 復(fù)接器

上傳時(shí)間： 2013-07-17

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