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音頻信號(hào)(hào)分析儀

  • 靜態(tài)時(shí)序分析基本原理和時(shí)序分析模型

    01_靜態(tài)時(shí)序分析基本原理和時(shí)序分析模型

    標(biāo)簽: 靜態(tài)時(shí)序分析 時(shí)序分析 模型

    上傳時(shí)間: 2013-11-17

    上傳用戶:evil

  • 在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析

    標(biāo)簽: chipscope ISE 邏輯分析

    上傳時(shí)間: 2013-11-15

    上傳用戶:thing20

  • 使用Quartus II Timequest時(shí)序分析器約束分析設(shè)計(jì)

    使用Quartus II Timequest時(shí)序分析器約束分析設(shè)計(jì)

    標(biāo)簽: Timequest Quartus II 時(shí)序

    上傳時(shí)間: 2013-11-12

    上傳用戶:yy_cn

  • 基于FPGA的DDS雜散分析及抑制方法

    首先介紹了采用直接數(shù)字頻率合成(DDS)技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法,然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn),其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因,最后針對DDS原理上存在的幅度量化雜散,利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn),重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法,經(jīng)過MATLAB仿真驗(yàn)證,改進(jìn)方法較好的抑制了幅度量化雜散,減小了誤差。

    標(biāo)簽: FPGA DDS 雜散分析

    上傳時(shí)間: 2013-10-09

    上傳用戶:ssj927211

  • 時(shí)序分析的好資料

    時(shí)序分析的好資料

    標(biāo)簽: 時(shí)序分析

    上傳時(shí)間: 2013-11-07

    上傳用戶:hustfanenze

  • 于博士信號(hào)完整性分析入門-初稿

    信號(hào)完整性 分析 新手入門知識(shí)

    標(biāo)簽: 信號(hào)完整性

    上傳時(shí)間: 2013-10-18

    上傳用戶:wanqunsheng

  • 對Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

      電子發(fā)燒友網(wǎng)核心提示:Altera公司昨日宣布,在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程,同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。    Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃,能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改,其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink,以及Altera的DSP Builder高級(jí)模塊庫,支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP,這些應(yīng)用包括,雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。

    標(biāo)簽: Altera FPGA DSP 28

    上傳時(shí)間: 2014-12-28

    上傳用戶:18888888888

  • 在FPGA中基于信元的FIFO設(shè)計(jì)方法實(shí)戰(zhàn)方法

      設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候,都會(huì)使用由芯片提供商所提供的FIFO。但是,由于其通用性使得其針對性變差,某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí),需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長包的處理。

    標(biāo)簽: FPGA FIFO 信元 設(shè)計(jì)方法

    上傳時(shí)間: 2014-01-13

    上傳用戶:mengmeng444425

  • 基于RFID的電力溫度監(jiān)控系統(tǒng)的軟件分析與設(shè)計(jì)

    在分析和比較現(xiàn)有電力測溫技術(shù)的基礎(chǔ)上,從標(biāo)簽的選用和讀卡器的設(shè)計(jì)兩方面介紹了一種新型的射頻監(jiān)控系統(tǒng)的設(shè)計(jì)方案,重點(diǎn)介紹了系統(tǒng)在Window CE操作系統(tǒng)下的軟件功能的設(shè)計(jì),并給出了系統(tǒng)軟件設(shè)計(jì)的整體流程圖。

    標(biāo)簽: RFID 電力 溫度監(jiān)控系統(tǒng)

    上傳時(shí)間: 2013-11-18

    上傳用戶:ouyang426

  • 基于Android的物聯(lián)網(wǎng)控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

    基于Android智能操作系統(tǒng)開發(fā)平臺(tái),以移動(dòng)通信網(wǎng)為載體,利用短信方式和GPRS方式實(shí)現(xiàn)在系統(tǒng)客戶端信息采集與傳輸、進(jìn)行數(shù)據(jù)分析處理等功能的物聯(lián)網(wǎng)無線測控系統(tǒng)。用戶通過Android設(shè)備終端,可以隨時(shí)隨地查看環(huán)境數(shù)據(jù)并進(jìn)行實(shí)時(shí)檢測與控制,實(shí)現(xiàn)物聯(lián)網(wǎng)嵌入式的無線測控功能。

    標(biāo)簽: Android 物聯(lián)網(wǎng) 控制系統(tǒng)

    上傳時(shí)間: 2013-10-23

    上傳用戶:qitiand

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