在建立機(jī)動(dòng)通信網(wǎng)絡(luò)模型的基礎(chǔ)上，分析了復(fù)雜電磁對(duì)抗環(huán)境的基本構(gòu)成，探討了敵方可能的基于重要性指標(biāo)的攻擊目標(biāo)選擇策略，建立了電子對(duì)抗條件下模擬環(huán)境模型。再結(jié)合節(jié)點(diǎn)連通性、信道帶寬、信道丟失率和平均時(shí)延等多項(xiàng)指標(biāo)，建立了復(fù)雜電磁環(huán)境下機(jī)動(dòng)通信網(wǎng)絡(luò)抗毀性評(píng)估模型，并完成了抗毀性評(píng)估計(jì)算及仿真分析。
標(biāo)簽： 復(fù)雜電磁環(huán)境 機(jī)動(dòng) 通信網(wǎng)絡(luò)
上傳時(shí)間： 2014-12-30
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本課題在深入研究了射頻卡的相關(guān)理論和技術(shù)的基礎(chǔ)上，設(shè)計(jì)開發(fā)了一套完整的非接觸式射頻卡(收費(fèi))管理系統(tǒng)。本文首先結(jié)合國內(nèi)外射頻卡技術(shù)研究動(dòng)態(tài)和發(fā)展趨勢(shì)，簡(jiǎn)要介紹了非接觸式射頻技術(shù)的基本概況，從非接觸式射頻卡的系統(tǒng)組成結(jié)構(gòu)入手，詳細(xì)分析了射頻卡系統(tǒng)的基本原理和其所涉及到的關(guān)鍵技術(shù)，接著本文著重分析了非接觸式射頻卡系統(tǒng)的軟硬件開發(fā)設(shè)計(jì)思想，對(duì)硬件設(shè)計(jì)中的MCU和射頻模塊的特性進(jìn)行了具體的介紹，對(duì)終端讀寫器各部分硬件(射頻識(shí)別部分、顯示電路、報(bào)警模塊，485通訊模塊等)的功能構(gòu)造和電路設(shè)計(jì)進(jìn)行了詳細(xì)的分析，在硬件設(shè)計(jì)的基礎(chǔ)上，詳細(xì)闡述了終端讀寫器的軟件設(shè)計(jì)過程，給出了終端讀寫器主程序和各功能模塊的軟件設(shè)計(jì)，并結(jié)合終端讀寫器的設(shè)計(jì)開發(fā)了射頻卡管理系統(tǒng)作為上位機(jī)管理軟件，對(duì)數(shù)據(jù)庫管理和串口通信等作了詳細(xì)的闡述。
標(biāo)簽： 非接觸式 射頻卡 應(yīng)用系統(tǒng)
上傳時(shí)間： 2013-11-13
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提出了一種將部分傳輸序列與遞歸最小二乘法相結(jié)合的OFDM非線性失真自適應(yīng)補(bǔ)償技術(shù)。利用部分傳輸序列降低OFDM信號(hào)的峰均比；使用遞歸最小二乘法擬合高功率放大器的幅度/幅度和幅度/相位特性曲線，對(duì)OFDM信號(hào)進(jìn)行預(yù)失真處理，以補(bǔ)償系統(tǒng)的非線性失真。仿真結(jié)果表明，所提出的方法收斂速度快，能對(duì)高功率放大器引入的非線性失真進(jìn)行有效的補(bǔ)償。
標(biāo)簽： OFDM 非線性失真 補(bǔ)償技術(shù)
上傳時(shí)間： 2013-11-15
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非接觸感應(yīng)式靜電測(cè)量?jī)x表，讀數(shù)要經(jīng)過乘數(shù)k與測(cè)量距離d的關(guān)系換算才能得出被測(cè)靜電體的靜電電壓，為解決這一人工換算及測(cè)量過程繁瑣問題，提出了利用超聲測(cè)距技術(shù)與非接觸式靜電測(cè)量技術(shù)一體化靜電測(cè)量方式及其設(shè)計(jì)方法，研究了超聲測(cè)距技術(shù)用于非接觸式靜電測(cè)量一體化設(shè)計(jì)的參數(shù)與精度要求和相對(duì)測(cè)距方法應(yīng)用，進(jìn)行了超聲測(cè)距與非接觸式靜電測(cè)量一體化原理與整機(jī)結(jié)構(gòu)設(shè)計(jì)的可行性驗(yàn)證。
標(biāo)簽： 超聲測(cè)距技術(shù) 測(cè)量 設(shè)計(jì)方法 非接觸
上傳時(shí)間： 2013-11-03
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PCB的可制造性與可測(cè)試性，很詳細(xì)的pcb學(xué)習(xí)資料。
上傳時(shí)間： 2015-01-01
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
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為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。
標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正
上傳時(shí)間： 2013-11-23
上傳用戶：shengyj12345
撓性印制板很容易在大應(yīng)力的作用下造成開裂或斷裂，在設(shè)計(jì)時(shí)常在拐角處采用抗撕裂結(jié)構(gòu)設(shè)計(jì)以更好地改善FPC的抗撕裂的性能。
上傳時(shí)間： 2013-11-20
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One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions
上傳時(shí)間： 2013-11-01
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電路板故障分析 維修方式介紹 ASA維修技術(shù) ICT維修技術(shù) 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經(jīng)驗(yàn)及技術(shù)不足 無法維修的死板,廢棄可惜 送電中作動(dòng)態(tài)維修,危險(xiǎn)性極高 備份板太多,積壓資金 送國外維修費(fèi)用高,維修時(shí)間長(zhǎng) 對(duì)老化零件無從查起無法預(yù)先更換 維修速度及效率無法提升,造成公司負(fù)擔(dān),客戶埋怨 投資大量維修設(shè)備,操作複雜,績(jī)效不彰
上傳時(shí)間： 2013-11-09
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