Quartus II 軟件5.0在高密度FPGA設(shè)計上具有性能和效率領(lǐng)先優(yōu)勢。此版本首次展示了業(yè)內(nèi)編譯增強(qiáng)技術(shù)以及多種新的高密度設(shè)計高效特性。 Quartus II軟件5.0的新特性和增強(qiáng)功能包括： 編譯和時序逼近的增強(qiáng)特性 編譯增強(qiáng)特性縮短近70％編譯時間 編譯增強(qiáng)特性使設(shè)計人員能夠根據(jù)綜合和適配的需要，將設(shè)計劃分為物理和邏輯分區(qū)，在特定設(shè)計分區(qū)上實施物理綜合等高級優(yōu)化技術(shù)，保持其他模塊性能不變，從而提高時序逼近效率。SignalTap? II 嵌入式邏輯分析儀也可以采用該技術(shù)加速實現(xiàn)驗證迭代。 時
標(biāo)簽： QuartusII
上傳時間： 2013-06-06
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貼片元件焊接標(biāo)準(zhǔn) 現(xiàn)在越來越多的電路板采用表面貼裝元件，同傳統(tǒng)的封裝相比，它可以減少電路板的面積， 易于大批量加工，布線密度高。
標(biāo)簽： 貼片元件 焊接 標(biāo)準(zhǔn)
上傳時間： 2013-07-20
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紋理映射在計算機(jī)圖形計算中屬于光柵化階段，處理的是像素，主要的特點是數(shù)據(jù)的吞吐量大，對實時系統(tǒng)來說轉(zhuǎn)換的速度是一個關(guān)鍵的因素，人們尋求各種加速算法來提高運算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項工作。 本文主要工作包括以下幾個方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲方式，減少紋理尋址的計算量，提高紋理存儲的相關(guān)性。詳細(xì)內(nèi)容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實現(xiàn)方案，該方案針對移動設(shè)備對功耗和面積的要求，以及分辨率不高的特點，在參數(shù)空間到紋理地址的計算中用定點數(shù)來實現(xiàn)。詳細(xì)內(nèi)容請閱讀第四章。 3、實現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計，并給出設(shè)計的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請閱讀第五章4、實現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級數(shù)展開的查找表結(jié)構(gòu)實現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時延，在電路尺寸、延時及復(fù)雜度方面進(jìn)行了較好的平衡。
上傳時間： 2013-04-24
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在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質(zhì)量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時鐘延時問題主要使用時鐘延時補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時鐘延時，減小時鐘偏差，本文設(shè)計了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實現(xiàn)的時鐘延遲測量電路，和延時補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時鐘延時補(bǔ)償。在輸入時鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時鐘的同步，鎖定時間較短，噪聲不會積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計出的時鐘延時補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動時間為35ps，鎖定時間為13個輸入時鐘周期。另外，完成了時鐘相移電路的設(shè)計，實現(xiàn)可編程相移，為用戶提供與輸入時鐘同頻的相位差為90度，180度，270度的相移時鐘；時鐘占空比調(diào)節(jié)電路的設(shè)計，實現(xiàn)可編程占空比，可以提供占空比為50/50的時鐘信號；時鐘分頻電路的設(shè)計，實現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時間： 2013-07-06
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1.利用貼片陶瓷電容器介質(zhì)層的薄層化和多層疊層技術(shù)，使電容值大為擴(kuò)大 2.單片結(jié)構(gòu)保證有極佳的機(jī)械性強(qiáng)度及可靠性 3.極高的精確度，在進(jìn)行自動裝配時有高度的準(zhǔn)確性 4.因僅有陶瓷和金屬構(gòu)成，故即便在高溫，低溫環(huán)境下亦無漸衰的現(xiàn)象出現(xiàn)，具有較強(qiáng)可靠性與穩(wěn)定性 5.低集散電容的特性可完成接近理論值的電路設(shè)計 6.殘留誘導(dǎo)系數(shù)小，確保上佳的頻率特性 7.因電解電容器領(lǐng)域也獲得了電容，故使用壽命延長，更造于具有高可靠性的電源 8.由于ESR低，頻率特性良好，故最適合于高頻，高密度類型的電源
上傳時間： 2013-04-24
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AC/DC適配器(ADAPTER)高頻電子變壓器的設(shè)計有很多制約條件，比如空間體積、熱的問題、轉(zhuǎn)換器的效率、電磁干擾、PWM控制IC、性價比等。所以磁心選用受到一定的限制，不像一般資料中介紹的滿足功率容量即可，選擇的余地不大。所以本文不講解具體的磁心選擇，僅利用計算軟件對磁心的功率容量進(jìn)行校驗。目前與NOTEBOOK和LCD配套的中高檔ADAPTER工作頻率在60KHz~100KHz左右。變壓器的繞組已用上了三重絕緣線，再要做小變壓器已經(jīng)有難度。我們知道小型化開關(guān)變壓器有兩種方法：一、提高開關(guān)頻率，帶來的問題是對EMI的控制有一定難度；二、選用更高飽和磁通密度的磁心材料，如TDK公司的PC95和PE33 見表（1）。如果在100℃時Bsat能達(dá)到450mT~500mT，那么我們在設(shè)計開關(guān)變壓器時就能使用更少的圈數(shù)，減少銅損，同時又能提高初級繞組的電感量，降低峰值電流，減少開關(guān)管的能量損耗，從而減少開關(guān)變壓器的體積，進(jìn)一步地實現(xiàn)ADAPTER的小型化。
標(biāo)簽： 高頻開關(guān) 變壓器 軟件
上傳時間： 2013-08-04
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開關(guān)電源基本原理與設(shè)計介紹，臺達(dá)的資料，很好的
上傳時間： 2013-04-24
上傳用戶：cursor
摘要: 本文介紹了基于FPGA 的出租車計價器系統(tǒng)的功能、設(shè)計思想和實現(xiàn), 該設(shè)計采用模塊化自上而下的層次化設(shè)計,頂\r\n層設(shè)計有5 個模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計。在Max+plusⅡ下實現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯\r\n片中。完成了可預(yù)置自動計費、自動計程、計時、空車顯示等多功能計價器。由于FPGA 具有高密度、可編程及有強(qiáng)大的軟件\r\n支持等特點,所以該設(shè)計具有功能強(qiáng)、靈活和可靠性高等特點,具有一定的實用價值。
標(biāo)簽： FPGA 出租車計價器 系統(tǒng)設(shè)計
上傳時間： 2013-08-09
上傳用戶：Zxcvbnm
產(chǎn)品設(shè)計越來越趨向小型化，功能多樣化，并對 SI，EMC 設(shè)計要求更為苛刻（如產(chǎn)品需認(rèn)證SISPR16 CALSS B），根據(jù)單板的電源、地的種類、信號密度、板級工作頻率、有特殊布線要求的信號數(shù)量，適當(dāng)增加地平面是PCB 的EMC 設(shè)計的殺手锏之一。單面板，雙面板已不能夠滿足復(fù)雜PCB 的設(shè)計要求，本文以四層板舉例，講述四層板的設(shè)置和相關(guān)的一些設(shè)計技巧，文中的有些觀點，建議因為水平有限，錯誤之處在所難免，還望大家不斷批評、指正。
上傳時間： 2013-10-17
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Cadence Allegro印制電路板設(shè)計610，作為Allegro系統(tǒng)互連設(shè)計平臺的一個600系列產(chǎn)品，是一個完整的、高性能印制電路板設(shè)計套件。通過頂尖的技術(shù)，它為創(chuàng)建和編輯復(fù)雜、多層、高速、高密度的印制電路板設(shè)計提供了一個交互式、約束驅(qū)動的設(shè)計環(huán)境。它允許用戶在設(shè)計過程的任意階段定義、管理和驗證關(guān)鍵的高速信號，并能抓住今天最具挑戰(zhàn)性的設(shè)計問題。Allegro印制電路板設(shè)計610提高了設(shè)計效率和縮短設(shè)計周期,讓你的產(chǎn)品盡快進(jìn)入量產(chǎn)。
標(biāo)簽： Allegro 610 印制 電路板設(shè)計
上傳時間： 2013-10-31
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