隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開發(fā)設(shè)計(jì)開始受到了人們的重視?；贔PGA的RISC軟核處理器在各個(gè)行業(yè)開始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來越廣泛的應(yīng)用前景。 該論文在研究了大量國內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上，總結(jié)了RISC處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了RISC處理器的基本結(jié)構(gòu)，包括總線結(jié)構(gòu)，流水線處理的原理，以及流水線數(shù)據(jù)通路和流水線控制的原理；并詳細(xì)分析了該設(shè)計(jì)采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計(jì)出了一個(gè)32位RISC軟核處理器，這個(gè)軟核處理器采用五級(jí)流水線結(jié)構(gòu)，能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作，以及它們的組合操作。通過軟件仿真和在Altera的FPGA開發(fā)板上進(jìn)行驗(yàn)證，證明了所設(shè)計(jì)的32位RISC處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集，運(yùn)行速度能達(dá)到30MHz，功能良好。 通過對(duì)所設(shè)計(jì)對(duì)象特點(diǎn)及其可行性的研究，選用了Altera公司QuartusⅡ軟件作為設(shè)計(jì)與仿真驗(yàn)證的環(huán)境。在設(shè)計(jì)方法上，該課題采用了自頂向下的設(shè)計(jì)方法。在設(shè)計(jì)過程中采用了邊設(shè)計(jì)邊驗(yàn)證這種設(shè)計(jì)與驗(yàn)證相結(jié)合的設(shè)計(jì)流程，大大提高了設(shè)計(jì)的可靠性。該課題在設(shè)計(jì)過程中還提出了兩個(gè)有效的設(shè)計(jì)思路：第一是在32位寄存器的設(shè)計(jì)中利用FPGA的內(nèi)部RAM資源來設(shè)計(jì)，減少了傳輸延時(shí)，提高了運(yùn)行速度，并大大減少了對(duì)FPGA內(nèi)部資源的占用；第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計(jì)方法，使得設(shè)計(jì)可以根據(jù)實(shí)際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件，以達(dá)到需求與性能的統(tǒng)一。這兩個(gè)方法都有效地解決了設(shè)計(jì)中出現(xiàn)的問題，提高了處理器的性能。
上傳時(shí)間： 2013-07-21
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波前處理機(jī)是自適應(yīng)光學(xué)系統(tǒng)中實(shí)時(shí)信號(hào)處理和運(yùn)算的核心，隨著自適應(yīng)光學(xué)系統(tǒng)得發(fā)展，波前傳感器的采樣頻率越來越高，這就要求波前處理機(jī)必須有更強(qiáng)的數(shù)據(jù)處理能力以保證系統(tǒng)的實(shí)時(shí)性。在整個(gè)波前處理機(jī)的工作流程中，對(duì)CCD傳來的實(shí)時(shí)圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實(shí)時(shí)性，那么后續(xù)的處理過程都無從談起。因此，研制高性能的圖像處理平臺(tái)，對(duì)波前處理機(jī)性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內(nèi)外圖像處理技術(shù)的應(yīng)用和發(fā)展?fàn)顩r，接著介紹了傳統(tǒng)的專用和通用圖像處理系統(tǒng)的結(jié)構(gòu)、特點(diǎn)和模型，并通過分析DSP芯片以及DSP系統(tǒng)的特點(diǎn)，提出了基于DSP和FPGA芯片的實(shí)時(shí)圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機(jī)模式的圖像處理系統(tǒng)，發(fā)揮了DSP和FPGA兩者的優(yōu)勢，能更好地提高圖像處理系統(tǒng)實(shí)時(shí)性能，同時(shí)也最大可能地降低成本。 論文根據(jù)圖像處理系統(tǒng)的設(shè)計(jì)目的、應(yīng)用需求確定了器件的選型。介紹了主要的器件，接著從系統(tǒng)架構(gòu)、邏輯結(jié)構(gòu)、硬件各功能模塊組成等方面詳細(xì)介紹了DSP+FPGA圖像處理系統(tǒng)硬件設(shè)計(jì)，并分析了包括各種參數(shù)指標(biāo)選擇、連接方式在內(nèi)的具體設(shè)計(jì)方法以及應(yīng)該注意的問題。 論文在闡述傳輸線理論的基礎(chǔ)上，在制作PCB電路板的過程中，針對(duì)高速電路設(shè)計(jì)中易出現(xiàn)的問題，詳細(xì)分析了高速PCB設(shè)計(jì)中的信號(hào)完整性問題，包括反射、串?dāng)_等，說明了高速PCB的信號(hào)完整性、電源完整性和電磁兼容性問題及其解決方法，進(jìn)行了一定的理論和技術(shù)探討和研究。 論文還介紹了基于FPGA的邏輯設(shè)計(jì)，包括了圖像采集模塊的工作原理、設(shè)計(jì)方案和SDRAM控制器的設(shè)計(jì)，介紹了SDRAM的基本操作和工作時(shí)序，重點(diǎn)闡述系統(tǒng)中可編程器件內(nèi)部模塊化SDRAM控制器的設(shè)計(jì)及仿真結(jié)果。 論文最后描述了硬件系統(tǒng)的測試及調(diào)試流程，并給出了部分的調(diào)試結(jié)果。 該系統(tǒng)主要優(yōu)點(diǎn)有：實(shí)時(shí)性、高速性。硬件設(shè)計(jì)的執(zhí)行速度，在高速DSP和FPGA中實(shí)現(xiàn)信號(hào)處理算法程序，保證了系統(tǒng)實(shí)時(shí)性的實(shí)現(xiàn)；性價(jià)比高。自行研究設(shè)計(jì)的電路及硬件系統(tǒng)比較好的解決了高速實(shí)時(shí)圖像處理的需求。
標(biāo)簽： DSPFPGA 圖像處理 電路板 硬件設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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本文在深入研究MIL-STD-1553B總線傳輸協(xié)議以及國外協(xié)議芯片設(shè)計(jì)方法的基礎(chǔ)上，結(jié)合目前較流行的EDA技術(shù)，基于Xilinx公司Virtex-II系列FPGA完成了1553B總線接口協(xié)議設(shè)計(jì)實(shí)現(xiàn)，并自行設(shè)計(jì)實(shí)驗(yàn)板將所做的設(shè)計(jì)進(jìn)行了驗(yàn)證。論文從專用芯片實(shí)現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計(jì)思想，給出基于FPGA的總線接口協(xié)議設(shè)計(jì)的總體方案，并根據(jù)功能的需求完成了模塊化設(shè)計(jì)。文章重點(diǎn)介紹基于FPGA的總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(MT)三種類型終端設(shè)計(jì)，詳細(xì)給出其設(shè)計(jì)邏輯框圖、引腳說明及關(guān)鍵模塊的仿真結(jié)果，最終通過工作方式選擇信號(hào)以及其它控制信號(hào)將三種終端結(jié)合起來以達(dá)到通用接口的功能。本設(shè)計(jì)使用硬件描述語言(VHDL)進(jìn)行描述，在此基礎(chǔ)上使用Xilinx專用開發(fā)工具對(duì)設(shè)計(jì)進(jìn)行綜合、布局布線等，最終下載到FPGA芯片XC2V2000中進(jìn)行實(shí)現(xiàn)。 文章最后通過自行搭建的硬件平臺(tái)對(duì)所做的設(shè)計(jì)進(jìn)行詳細(xì)的測試驗(yàn)證，選擇ADSP21161作為主處理器，對(duì)。FPGA芯片進(jìn)行初始化配置以及數(shù)據(jù)的輸入輸出控制，同時(shí)利用示波器觀測FPGA的輸出，完成系統(tǒng)的硬件測試。測試結(jié)果表明本文的設(shè)計(jì)方案是合理、可行的。
標(biāo)簽： 1553B 總線接口 技術(shù)研究
上傳時(shí)間： 2013-08-03
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對(duì)高沉浸感的虛擬現(xiàn)實(shí)場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號(hào)，通過圖像處理模塊對(duì)圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號(hào)的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對(duì)系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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正交頻分復(fù)用(OFDM)技術(shù)是一種多載波數(shù)字調(diào)制技術(shù)，具有頻譜利用率高、抗多徑干擾能力強(qiáng)、成本低等特點(diǎn)，適合無線通信的高速化、寬帶化及移動(dòng)化的需求，將成為下一代無線通信系統(tǒng)(4G)的核心調(diào)制傳輸技術(shù)。 本文首先描述了OFDM技術(shù)的基本原理。對(duì)OFDM的調(diào)制解調(diào)以及其中涉及的特性和關(guān)鍵技術(shù)等做了理論上的分析，指出了OFDM區(qū)別于其他調(diào)制技術(shù)的巨大優(yōu)勢；然后針對(duì)OFDM中的信道估計(jì)技術(shù)，深入分析了基于FFT級(jí)聯(lián)的信道估計(jì)理論和基于聯(lián)合最大似然函數(shù)的半盲分組估計(jì)理論，在此基礎(chǔ)上詳細(xì)研究描述了用于OFDM系統(tǒng)的迭代的最大似然估計(jì)算法，并利用Matlab做了相應(yīng)的仿真比較，驗(yàn)證了它們的有效性。 而后，在Matlab中應(yīng)用Simulink工具構(gòu)建OFDM系統(tǒng)仿真平臺(tái)。在此平臺(tái)上，對(duì)OFDM系統(tǒng)在多徑衰落、高斯白噪聲等多種不同的模型參數(shù)下進(jìn)行了仿真，并給出了數(shù)據(jù)曲線，通過分析結(jié)果可正確評(píng)價(jià)OFDM系統(tǒng)在多個(gè)方面的性能。 在綜合了OFDM的系統(tǒng)架構(gòu)和仿真分析之后，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的OFDM調(diào)制解調(diào)系統(tǒng)。首先根據(jù)802.16協(xié)議和OFDM系統(tǒng)的具體要求，設(shè)定了合理的參數(shù)；然后從調(diào)制器和解調(diào)器的具體組成模塊入手，對(duì)串/并轉(zhuǎn)換，QPSK映射，過采樣處理，插入導(dǎo)頻，添加循環(huán)前綴，IFFT/FFT，幀同步檢測等各個(gè)模塊進(jìn)行硬件設(shè)計(jì)，詳細(xì)介紹了各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)過程，并給出了相應(yīng)的仿真波形和參數(shù)說明。其中，針對(duì)定點(diǎn)運(yùn)算的局限性，為系統(tǒng)設(shè)計(jì)并自定義了24位的浮點(diǎn)運(yùn)算格式，參與傅立葉反變換和傅立葉變換的運(yùn)算，在系統(tǒng)參數(shù)允許的范圍內(nèi)，充分利用了有限資源，提高了系統(tǒng)運(yùn)算精度；然后重點(diǎn)描述了基于FPGA的快速傅立葉變換算法的改進(jìn)、優(yōu)化和設(shè)計(jì)實(shí)現(xiàn)，針對(duì)原始快速傅立葉變換FPGA實(shí)現(xiàn)算法運(yùn)算空閑時(shí)間過多，資源占用較大的問題，提出了帶有流水作業(yè)功能、資源占用較少的快速傅立葉變換優(yōu)化算法設(shè)計(jì)方案，使之運(yùn)用于OFDM基帶處理系統(tǒng)當(dāng)中并加以實(shí)現(xiàn)，結(jié)果滿足系統(tǒng)參數(shù)的需求。最后以理論分析為依據(jù)，對(duì)整個(gè)OFDM的基帶處理系統(tǒng)進(jìn)行了系統(tǒng)調(diào)試與性能分析，證明了設(shè)計(jì)的可行性。 綜上所述，本文完成了一個(gè)基于FPGA的OFDM基帶處理系統(tǒng)的設(shè)計(jì)、仿真和實(shí)現(xiàn)。本設(shè)計(jì)為OFDM通信系統(tǒng)的進(jìn)一步改進(jìn)提供了大量有用的數(shù)據(jù)。
標(biāo)簽： FPGA OFDM 調(diào)制解調(diào)器
上傳時(shí)間： 2013-04-24
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《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識(shí)面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲(chǔ)系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時(shí)，普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)，學(xué)生通過實(shí)驗(yàn)環(huán)節(jié)，可以進(jìn)一步融會(huì)貫通學(xué)習(xí)內(nèi)容，掌握計(jì)算機(jī)各模塊的工作原理，相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能，提高系統(tǒng)的靈活性，降低實(shí)驗(yàn)成本，我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺(tái)。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯，F(xiàn)PGA芯片具有重復(fù)編程能力，使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程，這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念，使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便，而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡?。?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU，但首先，學(xué)生必須知道CPU的各個(gè)功能部件是如何工作，以及相互之間是如何配合構(gòu)成CPU的。因此，我們必須先設(shè)計(jì)出一個(gè)教學(xué)用的以FPGA芯片為核心的硬件平臺(tái)，然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能，并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng)，由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力，現(xiàn)代CPU的主要功能如計(jì)算，存儲(chǔ)，I/O操作等均可由VHDL來實(shí)現(xiàn)。同時(shí)設(shè)計(jì)實(shí)驗(yàn)內(nèi)容，包括時(shí)序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲(chǔ)器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等，這些實(shí)驗(yàn)形成一個(gè)相互關(guān)聯(lián)的系統(tǒng)。每個(gè)實(shí)驗(yàn)先由教師講解原理及原理圖，學(xué)生根據(jù)教師提供的原理圖，自己用MAX+PLUSII完成電路輸入，學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL，不需要寫得很復(fù)雜，只要能調(diào)用接口，然后將程序燒入平臺(tái)，這樣既不會(huì)讓學(xué)生花太多的時(shí)間在畫電路圖上，又能讓學(xué)生更好的理解每個(gè)部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺(tái)，即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84，62256CPLD以及其他外圍芯片(例如74LS244，74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求，規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯，通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺(tái)。 其次，論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì)，如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個(gè)功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設(shè)計(jì)自動(dòng)化(EDA)工具研發(fā)商所采用，并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次，論文針對(duì)實(shí)驗(yàn)平臺(tái)中遇到的較為棘手的多流水線等問題，也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件，實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù)，才能掌握CPU的設(shè)計(jì)，運(yùn)行原理。另外，本論文的背景是需要學(xué)生熟悉基本的VHDL知識(shí)或技能，因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下，基本上較為完整的實(shí)現(xiàn)了一個(gè)基于FPGA的實(shí)驗(yàn)平臺(tái)方案。在此基礎(chǔ)上，進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究，為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對(duì)FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。
標(biāo)簽： 計(jì)算機(jī)組成 實(shí)驗(yàn)
上傳時(shí)間： 2013-04-24
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本文設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA的數(shù)字下變頻器DDC，用于寬帶數(shù)字中頻軟件無線電接收機(jī)中。采用自上向下的模塊化設(shè)計(jì)方法，將DDC的功能劃分為基本單元，實(shí)現(xiàn)這些功能模塊并組成模塊庫。在具體應(yīng)用時(shí)，優(yōu)化配置各個(gè)模塊來滿足具體無線通信系統(tǒng)性能的要求。這樣做比傳統(tǒng)ASIC數(shù)字下變頻器具有更好的可編程性和靈活性，從而滿足不同的工程設(shè)計(jì)需求。 首先闡述了軟件無線電中關(guān)鍵的數(shù)字信號(hào)處理技術(shù)，包括中頻處理中的下變頻技術(shù)、抽取技術(shù)以及帶通采樣技術(shù)。利用MATLAB的Simulink完成了對(duì)系統(tǒng)的設(shè)計(jì)與仿真，驗(yàn)證了設(shè)計(jì)的正確性。之后用QuartusII進(jìn)行了基于FPGA抽取濾波器和NCO等關(guān)鍵模塊的設(shè)計(jì)，編譯后進(jìn)行了時(shí)序仿真，最后在PCB板上實(shí)現(xiàn)了實(shí)際電路并應(yīng)用于工程項(xiàng)目中。
標(biāo)簽： FPGA 數(shù)字下變頻
上傳時(shí)間： 2013-08-05
上傳用戶：lishuoshi1996
本文完成了一種高速高性能數(shù)字脈沖壓縮處理器的設(shè)計(jì)和FPGA實(shí)現(xiàn)，包括系統(tǒng)架構(gòu)設(shè)計(jì)、方案論證及仿真、算法實(shí)現(xiàn)、結(jié)果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達(dá)數(shù)字脈沖壓縮系統(tǒng)的主要研究內(nèi)容，關(guān)鍵技術(shù)及其發(fā)展趨勢，然后介紹了數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的要求，最后給出了本文的主要研究內(nèi)容。 第二章敘述了線性調(diào)頻信號(hào)脈沖壓縮的基本原理，對(duì)系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)方法進(jìn)行了實(shí)時(shí)性方面的論證，并基于MATLAB做了仿真分析。 第三章從數(shù)字系統(tǒng)結(jié)構(gòu)化設(shè)計(jì)方面將本系統(tǒng)劃分為三個(gè)部分：輸入部分、脈壓計(jì)算部分、輸出部分，并在流程圖中對(duì)各部分所要實(shí)現(xiàn)的功能做了介紹。 第四章首先總結(jié)了數(shù)字脈沖壓縮的實(shí)現(xiàn)途徑；提出了基于自定制浮點(diǎn)數(shù)據(jù)格式和分時(shí)復(fù)用蝶型結(jié)構(gòu)的數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)思想，對(duì)其關(guān)鍵技術(shù)進(jìn)行了深入的研究。 第五章對(duì)輸入輸出模塊的功能做了詳細(xì)的描述，設(shè)計(jì)了具體的結(jié)構(gòu)和電路。 第六章針對(duì)系統(tǒng)的測試驗(yàn)證，提出面向SOC的模塊驗(yàn)證和系統(tǒng)軟硬協(xié)同驗(yàn)證的驗(yàn)證策略。通過Link for Modelsim工具，實(shí)現(xiàn)MATAB與Modelsim之間對(duì)VHDL代碼的聯(lián)合仿真測試，通過在線邏輯分析工具ChipScope，完成系統(tǒng)的片上測試，并分析系統(tǒng)的性能，證明系統(tǒng)的可實(shí)用性。滿足設(shè)計(jì)的要求。 本文研制的數(shù)字脈沖壓縮處理器具有動(dòng)態(tài)范圍大、處理精度高、處理能力強(qiáng)、體積小、重量輕、實(shí)時(shí)性好的優(yōu)點(diǎn)，為設(shè)計(jì)高性能的現(xiàn)代雷達(dá)信號(hào)處理系統(tǒng)提供了可靠的保證。
標(biāo)簽： 線性調(diào)頻信號(hào) 脈沖壓縮
上傳時(shí)間： 2013-07-01
上傳用戶：lingduhanya
自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時(shí)鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標(biāo)準(zhǔn)。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對(duì)象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號(hào)與主通道噪聲信號(hào)的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號(hào)的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長改進(jìn)方法；并以改進(jìn)的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項(xiàng)性能指標(biāo)都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計(jì)了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對(duì)兩類濾波器進(jìn)行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計(jì)與仿真實(shí)現(xiàn)。并以FPGA實(shí)現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計(jì)了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號(hào)對(duì)下行波束進(jìn)行自適應(yīng)成形。
標(biāo)簽： FPGA 自適應(yīng)濾波器 算法設(shè)計(jì)
上傳時(shí)間： 2013-07-16
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JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn)，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動(dòng)態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時(shí)性強(qiáng)，本課題就是針對(duì)這兩個(gè)方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實(shí)時(shí)采集攝像頭傳送的動(dòng)態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時(shí)性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺(tái)，介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對(duì)FPGA在算法實(shí)現(xiàn)上的特點(diǎn)，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對(duì)JPEG編解碼進(jìn)行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實(shí)現(xiàn)整個(gè)JPEG實(shí)時(shí)圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法，具有造價(jià)低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn)，適用于精度要求高且需要對(duì)圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識(shí)別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動(dòng)畫特技制作，對(duì)降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn)，是本課題的重要學(xué)術(shù)意義所在。
標(biāo)簽： FPGA JPEG 實(shí)時(shí)圖像 編解碼
上傳時(shí)間： 2013-04-24
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