隨著信息時(shí)代的到來(lái)，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
上傳用戶：思琦琦
MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場(chǎng)，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對(duì)象，在實(shí)時(shí)性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲(chǔ)單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個(gè)算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲(chǔ)中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長(zhǎng)的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時(shí)序，將數(shù)據(jù)計(jì)算的時(shí)間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語(yǔ)言設(shè)計(jì)RTL級(jí)電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺(tái)，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個(gè)，寄存器共有4024個(gè)，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實(shí)時(shí)性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。
上傳時(shí)間： 2013-07-01
上傳用戶：xymbian
隨著移動(dòng)終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對(duì)圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實(shí)時(shí)性要求，而且會(huì)帶來(lái)因傳輸大量原始圖象數(shù)據(jù)帶來(lái)的帶寬要求，因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢(shì)。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景，對(duì)熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過改善Huffman編碼器中變長(zhǎng)碼流向定長(zhǎng)碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí)，解碼算法充分利用了規(guī)則化碼書帶來(lái)的碼字的單調(diào)性，及在特定長(zhǎng)度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算，提高了存儲(chǔ)器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對(duì)DC子帶的預(yù)測(cè)編碼，針對(duì)直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí)，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中，按照自頂向下的設(shè)計(jì)方法，對(duì)星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實(shí)現(xiàn)各子模塊，并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過程中，用高級(jí)硬件描述語(yǔ)言verilogHDL進(jìn)行RTL級(jí)描述。利用了Altera公司的QuartusII開發(fā)平臺(tái)進(jìn)行設(shè)計(jì)輸入、編譯、仿真，同時(shí)還采用modelsim仿真工具和symplicity的綜合工具，驗(yàn)證了設(shè)計(jì)的正確性。通過系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗(yàn)證的結(jié)果表明：設(shè)計(jì)能夠滿足性能要求，并具有一定的使用價(jià)值。
上傳時(shí)間： 2013-05-19
上傳用戶：吳之波123
可靠通信要求消息從信源到信宿盡量無(wú)誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來(lái)，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問存儲(chǔ)器沖突的問題。 本論文在現(xiàn)場(chǎng)可編程門陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長(zhǎng)為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測(cè)試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
上傳用戶：ziyu_job1234
回波消除器廣泛應(yīng)用于公用電話交換網(wǎng)(PSTN)、移動(dòng)通信系統(tǒng)和視頻電話會(huì)議系統(tǒng)等多種語(yǔ)音通信領(lǐng)域。在PSTN系統(tǒng)中，由于線路阻抗不匹配，遠(yuǎn)端語(yǔ)音信號(hào)通過混合線圈時(shí)產(chǎn)生一定泄漏，一部分信號(hào)又傳回遠(yuǎn)端，產(chǎn)生線路回波，回波的存在會(huì)嚴(yán)重影響語(yǔ)音通信質(zhì)量。本文主要針對(duì)線路回波進(jìn)行研究，設(shè)計(jì)并實(shí)現(xiàn)了滿足實(shí)用要求的基于FPGA平臺(tái)的回波消除器。 首先，對(duì)回波產(chǎn)生原理和目前幾種常用回波消除算法進(jìn)行了分析，在研究自適應(yīng)回波消除器的各個(gè)模塊，特別是深入分析各種自適應(yīng)濾波算法和雙講檢測(cè)算法，綜合考慮各種算法的運(yùn)算復(fù)雜度和性能的情況下，這里采用NLMS算法實(shí)現(xiàn)自適應(yīng)回波消除器。針對(duì)傳統(tǒng)雙講檢測(cè)算法在近端語(yǔ)音幅度較低情況下容易產(chǎn)生誤判的情況，給出一種基于子帶濾波器組的改進(jìn)雙講檢測(cè)算法。 本文首先使用C語(yǔ)言實(shí)現(xiàn)回波消除器的各個(gè)模塊，其中包括自適應(yīng)濾波器、遠(yuǎn)端檢測(cè)、雙講檢測(cè)、非線性處理和舒適噪聲產(chǎn)生模塊。經(jīng)過仿真測(cè)試，相關(guān)模塊算法能夠有效提高回波消除器性能。在此基礎(chǔ)上，本文使用硬件描述語(yǔ)言Veillog HDL，在QuartusⅡ和ModelSim軟件平臺(tái)上實(shí)現(xiàn)各功能模塊，并通過模塊級(jí)和系統(tǒng)級(jí)功能仿真以及時(shí)序仿真驗(yàn)證，最終在現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Arrav，F(xiàn)PGA)平臺(tái)上實(shí)現(xiàn)回波消除系統(tǒng)。本文詳細(xì)闡述了基于FPGA的設(shè)計(jì)流程與設(shè)計(jì)方法，并描述了自適應(yīng)濾波器、基于分布式算法FIR濾波器、除法器和有限狀態(tài)機(jī)的設(shè)計(jì)過程。 根據(jù)ITU-T G.168標(biāo)準(zhǔn)提出的測(cè)試要求，本文塒基于FPGA設(shè)計(jì)實(shí)現(xiàn)的自適應(yīng)回波消除系統(tǒng)進(jìn)行大量主客觀測(cè)試。經(jīng)過測(cè)試，各項(xiàng)性能指標(biāo)均達(dá)到或超過G.168標(biāo)準(zhǔn)的要求，具有良好的回波消除效果。
上傳時(shí)間： 2013-06-18
上傳用戶：qwe1234
電位計(jì)訊號(hào)轉(zhuǎn)換器 AT-PM1-P1-DN-ADL 1．產(chǎn)品說(shuō)明 AT系列轉(zhuǎn)換器/分配器主要設(shè)計(jì)使用于一般訊號(hào)迴路中之轉(zhuǎn)換與隔離；如 4~20mA、0~10V、熱電偶(Type K, J, E, T)、熱電阻(Rtd-Pt100Ω)、荷重元、電位計(jì)(三線式)、電阻(二線式)及交流電壓/電流等訊號(hào)，機(jī)種齊全。 此款薄型設(shè)計(jì)的轉(zhuǎn)換器/分配器，除了能提供兩組訊號(hào)輸出（輸出間隔離）或24V激發(fā)電源供傳送器使用外，切換式電源亦提供了安裝的便利性。上方并設(shè)計(jì)了電源、輸入及輸出指示燈及可插拔式接線端子方便現(xiàn)場(chǎng)施工及工作狀態(tài)檢視。 2.產(chǎn)品特點(diǎn) 可選擇帶指撥開關(guān)切換，六種常規(guī)輸出信號(hào)0-5V/0~10V/1~5V/2~10V/4~20mA/ 0~20mA 可自行切換。 雙回路輸出完全隔離，可選擇不同信號(hào)。 設(shè)計(jì)了電源、輸入及輸出LED指示燈，方便現(xiàn)場(chǎng)工作狀態(tài)檢視。 規(guī)格選擇表中可指定選購(gòu)0.1%精度 17.55mm薄型35mm導(dǎo)軌安裝。 依據(jù)CE國(guó)際標(biāo)準(zhǔn)規(guī)范設(shè)計(jì)。 3.技術(shù)規(guī)格 用途：信號(hào)轉(zhuǎn)換及隔離 過載輸入能力：電流：10×額定10秒 第二組輸出：可選擇 輸入范圍：P1：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ P2：0 Ω ~ 2.0 KΩ / ~ 100.0 KΩ 精確度: ≦±0.2% of F.S. ≦±0.1% of F.S. 偵測(cè)電壓：1.6V 輸入耗損: 交流電流:≤ 0.1VA; 交流電壓:≤ 0.15VA 反應(yīng)時(shí)間: ≤ 250msec (10%~90% of FS) 輸出波紋: ≤ ±0.1% of F.S. 滿量程校正范圍:≤ ±10% of F.S.，2組輸出可個(gè)別調(diào)整 零點(diǎn)校正范圍:≤ ±10% of F.S.，2組輸出可個(gè)別調(diào)整 隔離:AC 2.0 KV 輸出1與輸出2之間 隔離抗阻：DC 500V 100MΩ 工作電源: AC 85~265V/DC 100~300V, 50/60Hz 或 AC/DC 20~56V (選購(gòu)規(guī)格) 消耗功率: DC 4W, AC 6.0VA 工作溫度: 0~60 ºC 工作濕度: 20~95% RH, 無(wú)結(jié)露 溫度系數(shù): ≤ 100PPM/ ºC (0~50 ºC) 儲(chǔ)存溫度: -10~70 ºC 保護(hù)等級(jí): IP 42 振動(dòng)測(cè)試: 1~800 Hz, 3.175 g2/Hz 外觀尺寸: 94.0mm x 94.0mm x 17.5mm 外殼材質(zhì): ABS防火材料，UL94V0 安裝軌道: 35mm DIN導(dǎo)軌 (EN50022) 重量: 250g 安全規(guī)范(LVD): IEC 61010 (Installation category 3) EMC: EN 55011:2002; EN 61326:2003 EMI: EN 55011:2002; EN 61326:2003 常用規(guī)格：AT-PM1-P1-DN-ADL 電位計(jì)訊號(hào)轉(zhuǎn)換器，一組輸出，輸入范圍：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ，輸出一組輸出4-20mA，工作電源AC/DC20-56V
標(biāo)簽： 電位計(jì) 訊號(hào) 轉(zhuǎn)換器
上傳時(shí)間： 2013-11-05
上傳用戶：feitian920
PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
上傳用戶：pei5
為了提高Forward變換器非線性系統(tǒng)的控制性能，采用了精確線性化控制方法。首先采用開關(guān)函數(shù)和開關(guān)周期平均算子建立適合微分幾何方法的仿射非線性系統(tǒng)模型。從理論上證明了該模型滿足系統(tǒng)精確線性化的條件。對(duì)非線性坐標(biāo)變換后得到的線性系統(tǒng)，利用二次型最優(yōu)控制策略推導(dǎo)出非線性狀態(tài)反饋控制律。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)具有良好的靜態(tài)和動(dòng)態(tài)性能，驗(yàn)證了該控制方法的有效性和正確性。
上傳時(shí)間： 2013-11-10
上傳用戶：xywhw1
大型 TFT-LCD 的功率需求量之大似乎永遠(yuǎn)得不到滿足。電源必須滿足晶體管數(shù)目不斷增加和顯示器分辨率日益攀升的要求，並且還不能占用太大的板級(jí)空間。
標(biāo)簽： TFT-LCD 輸出穩(wěn)壓器 大型 顯示器
上傳時(shí)間： 2014-12-24
上傳用戶：watch100
LT®3837 從一個(gè) 4.5V 至 20V 輸入獲取工作電壓，但可通過采用一個(gè) VCC 穩(wěn)壓器和 / 或變壓器上的一個(gè)偏壓繞組使該轉(zhuǎn)換器的輸入範(fàn)圍向上擴(kuò)展。
標(biāo)簽： DCDC 反激式控制器 輸入電壓 轉(zhuǎn)換器
上傳時(shí)間： 2013-11-01
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