Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設(shè)計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設(shè)計方案及VHDL程序
標簽： Adder Ripple ripple Carry
上傳時間： 2015-05-13
上傳用戶：我們的船長
vhdl 測試向量含測試向量（Test Bench）和波形產(chǎn)生：VHDL實例---相應(yīng)加法器的測試向量（test bench).txt
標簽： Bench bench vhdl Test
上傳用戶：天涯
16位高速加法器，采用verilog語言編寫，已經(jīng)成功仿真，能夠運行
標簽： 加法器
上傳時間： 2013-12-24
上傳用戶：aix008
EXE文件加密碼,ASP壓縮處理.比較實用,大家拿去
標簽： EXE ASP 文件加密 家
上傳時間： 2015-05-15
上傳用戶：ainimao
可以對無限長度的整數(shù)進行加、減，乘的Basic類
標簽： 長度 整數(shù) 減
上傳時間： 2014-01-20
上傳用戶：hjshhyy
利用計算機編程實現(xiàn)加性干擾信號的維納濾波。將計算機模擬實驗結(jié)果與理論分析結(jié)果相比較，分析影響維納濾波效果的各種因素，從而加深對維納濾波的理解。
標簽： 計算機 編程實現(xiàn) 干擾信號 實驗結(jié)果
上傳時間： 2014-12-07
上傳用戶：xc216
8051 進行加解密的源代碼，包括rc5,rc6等
標簽： 8051 加解密 源代碼
上傳時間： 2013-12-30
上傳用戶：qunquan
大型電子製造業(yè)后臺數(shù)據(jù)庫的詳細設(shè)計!絕對好東西!(部分刪減)
標簽： 大型 后臺 分
上傳時間： 2015-05-17
上傳用戶：aa54
DES 加解密算法 C 源碼 研究DES算法的朋友值得
標簽： DES 算法 加解密 源碼
上傳時間： 2015-05-18
上傳用戶：來茴
二手程序,可是實現(xiàn)會員的等級功能管理,會員可以有上船圖片,給信息標題加顏色功能!
標簽： 二手 程序
上傳時間： 2014-01-08
上傳用戶：tonyshao
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