這是用verilog寫的一個(gè)簡(jiǎn)單的處理器，雖然只具有5個(gè)指令，但是可以透過這個(gè)範(fàn)例，來了解到cpu的架構(gòu)，與如何開發(fā)處理器，相信會(huì)有很大的啟發(fā)。
標(biāo)簽： verilog
上傳時(shí)間： 2014-12-08
上傳用戶：ikemada
這是一個(gè)很基本的檔案 在找出隨機(jī)相交的線段 並求得位址
標(biāo)簽：
上傳時(shí)間： 2015-04-25
上傳用戶：LouieWu
這個(gè)章節(jié)將詳細(xì)介紹Windows CE 系統(tǒng)中的處理程序 (process) 和執(zhí)行緒 (thread)，並對(duì)Windows CE作業(yè)系統(tǒng)所使用的排程策略進(jìn)行分析。處理程序是資源分配的基本單位，而執(zhí)行緒是排程的基本單位。
標(biāo)簽： Windows process thread CE
上傳時(shí)間： 2015-07-01
上傳用戶：cx111111
這是一篇有關(guān)於向量信號(hào)分析儀(VSA)的文章
標(biāo)簽： VSA 向量 分
上傳時(shí)間： 2014-12-02
上傳用戶：klin3139
ARM1136 為ARM11的參考文件 為QualComm其中之一的處理器
標(biāo)簽： ARM QualComm 1136 11
上傳時(shí)間： 2015-07-07
上傳用戶：familiarsmile
針對(duì)特定微處理器而開發(fā)的程式，其功能是控制基本的I/O，使之有時(shí)鐘的功能
標(biāo)簽： 程式
上傳時(shí)間： 2015-09-06
上傳用戶：李彥東
使用VHDL設(shè)計(jì)一個(gè)適用於ETSI OFDM的時(shí)間和頻率同步處理器
標(biāo)簽： VHDL ETSI OFDM
上傳時(shí)間： 2015-09-21
上傳用戶：luke5347
目標(biāo)為把收集的資料分割成k 個(gè)子集合,每一個(gè)子集合為一個(gè)群聚(cluster). 從收集的資料中隨機(jī)選定k 個(gè)物件
標(biāo)簽： cluster 分割
上傳時(shí)間： 2013-12-21
上傳用戶：王楚楚
利用2個(gè)加法器及2個(gè)乘法器加上平行化處理來實(shí)現(xiàn)
標(biāo)簽： 加法器 乘法器
上傳時(shí)間： 2013-12-13
上傳用戶：hjshhyy
為一個(gè)可處理多項(xiàng)式乘法的verilog code
標(biāo)簽： verilog code 乘法
上傳時(shí)間： 2015-12-17
上傳用戶：wang5829
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