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降壓控制器

  • 基于FPGA的對象存儲控制器原型的硬件設(shè)計與實現(xiàn).rar

    本文對基于FPGA的對象存儲控制器原型的硬件設(shè)計進(jìn)行了研究。主要內(nèi)容如下: ⑴研究了對象存儲控制器的硬件設(shè)計,使其高效完成對象級接口的智能化管理和復(fù)雜存儲協(xié)議的解析,對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù),在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器,具有功能配置靈活,調(diào)試方便,成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡(luò)接口,包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分,提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線的主機(jī)接口,還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運行。在設(shè)計實現(xiàn)PCB(印制電路板)時,從疊層設(shè)計、布局、布線、阻抗匹配等多方面解決高達(dá)100MHz的全局時鐘帶來的信號完整性問題,并基于IBIS模型進(jìn)行了信號完整性分析及仿真。針對各功能模塊提出了相應(yīng)的調(diào)試策略,并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設(shè)計方案,Virtex-4內(nèi)嵌PowerPC高性能處理器,可更好地完成對象存儲設(shè)備相關(guān)的控制和管理工作。實現(xiàn)了豐富的接口設(shè)計,包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術(shù)附件)等網(wǎng)絡(luò)存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機(jī)接口;提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制,通過了設(shè)計規(guī)則檢查,生成了網(wǎng)表用作下一步設(shè)計工作的交付文件。

    標(biāo)簽: FPGA 對象存儲 原型

    上傳時間: 2013-04-24

    上傳用戶:lijinchuan

  • 基于FPGA的永磁同步電機(jī)控制器的研究.rar

    隨著電力電子技術(shù)、微處理器技術(shù)、控制理論及永磁材料等技術(shù)的快速發(fā)展,以永磁同步電機(jī)作為控制對象的傳動領(lǐng)域得到了越來越廣泛的關(guān)注,隨著FPGA的技術(shù)的普及和廣泛應(yīng)用,使得各種先進(jìn)的控制算法得以實現(xiàn),于是數(shù)字化、智能化的永磁交流控制器成為必然的發(fā)展趨勢和當(dāng)前的研究熱點。本文的主要工作就是圍繞數(shù)字化的永磁同步電機(jī)控制器研究來展開。首先深入研究了永磁同步電機(jī)的數(shù)學(xué)建模方法及電機(jī)控制策略問題。在對永磁同步電機(jī)的數(shù)學(xué)模型進(jìn)行了推導(dǎo)的基礎(chǔ)上,在PSIM仿真軟件中建立了永磁同步電機(jī)的電機(jī)模型,提出了一種永磁同步電機(jī)傳統(tǒng)控制系統(tǒng)仿真建模的新方法。其次對常用的數(shù)字脈寬調(diào)制方法進(jìn)行了數(shù)學(xué)推導(dǎo),并對滑模控制理論和矢量控制進(jìn)行了深入的研究分析,將滑模變結(jié)構(gòu)控制應(yīng)用于永磁同步電機(jī)的調(diào)速系統(tǒng)中,改善了傳統(tǒng)PI控制器參數(shù)整定繁瑣、系統(tǒng)魯棒性差的缺點,仿真結(jié)果驗證了該系統(tǒng)設(shè)計方案的優(yōu)越性。最后在永磁同步電機(jī)建模仿真的基礎(chǔ)上,根據(jù)永磁同步電機(jī)控制器的設(shè)計要求及FPGA的特點,提出永磁同步電機(jī)控制器的的設(shè)計方案。按照FPGA模塊化設(shè)計思想,將整個系統(tǒng)進(jìn)行了合理的劃分,分別對SVPWM、Park變換、SMC、反饋速度測量等重要模塊的FPGA硬件實現(xiàn)算法進(jìn)行了深入的研究。各模塊在Modelsim平臺上完成功能仿真后并下載到Spartan-3E開發(fā)板上完成硬件驗證,驗證結(jié)果表明:永磁同步電機(jī)在低速和高速時都能穩(wěn)定運行,從而證實了本設(shè)計方案的可行性。

    標(biāo)簽: FPGA 永磁同步 電機(jī)控制器

    上傳時間: 2013-04-24

    上傳用戶:wff

  • 基于FPGA的GPIB控制器的IP核設(shè)計.rar

    當(dāng)前,片上系統(tǒng)(SOC)已成為系統(tǒng)實現(xiàn)的主流技術(shù)。流片風(fēng)險與費用增加、上市時間壓力加大、產(chǎn)品功能愈加復(fù)雜等因素使得SOC產(chǎn)業(yè)逐漸劃分為IP提供者、SOC設(shè)計服務(wù)者和芯片集成者三個層次。SOC設(shè)計已走向基于IP集成的平臺設(shè)計階段,經(jīng)過嚴(yán)格驗證質(zhì)量可靠的IP核成為SOC產(chǎn)業(yè)中的重要一環(huán)。 GPIB控制器芯片是組建自動測試系統(tǒng)的核心,在測試領(lǐng)域應(yīng)用廣泛。本人通過查閱大量的技術(shù)資料,分析了集成電路在國內(nèi)外發(fā)展的最新動態(tài),提出了基于FPGA的自主知識產(chǎn)權(quán)的GPIB控制器IP核的設(shè)計和實現(xiàn)。 本文首先討論了基于FPGA的GPIB控制器的背景意義,接著對FPGA開發(fā)所具備的基本知識作了簡要介紹。文中對GPIB總線進(jìn)行了簡單的描述,根據(jù)芯片設(shè)計的主要思想,重點在于論述怎樣用FPGA來實現(xiàn)IEEE-488.2協(xié)議,并詳細(xì)闡述了GPIB控制器的十種接口功能及其狀態(tài)機(jī)的IP核實現(xiàn)。同時,對數(shù)據(jù)通路也進(jìn)行了較為細(xì)致的說明。在設(shè)計的時候采用基于模塊化設(shè)計思想,用VerilogHDL語言完成各模塊功能描述,通過Synplifv軟件的綜合,用Modelsim對設(shè)計進(jìn)行了前、后仿真。最后利用生成的模塊符號采取類似畫電路圖的方法完成整個系統(tǒng)芯片的lP軟核設(shè)計,并用EDA工具下載到了FPGA上。 為了更好地驗證設(shè)計思想,借助EDA工具對GPIB控制器的工作狀態(tài)進(jìn)行了軟件仿真,給出仿真結(jié)果,仿真波形驗證了GPIB控制器的工作符合預(yù)想。最后,本文對基于FPGA的GPIB控制器的IP核設(shè)計過程進(jìn)行了總結(jié),展望了當(dāng)前GPIB控制器設(shè)計的發(fā)展趨勢,指出了開展進(jìn)一步研究需要做的工作。

    標(biāo)簽: FPGA GPIB 控制器

    上傳時間: 2013-06-12

    上傳用戶:mqien

  • LPC總線接口UART控制器FPGA實現(xiàn).rar

    隨著微電子技術(shù)的快速發(fā)展,電子設(shè)備逐漸向著小型化、集成化方向發(fā)展;人們在要求設(shè)備性能不斷提升的同時,還要求設(shè)備功耗低、體積小、重量輕、可靠性高。同樣在我軍武器裝備的研制過程中,也對各武器裝備都提出了新的要求,特別是針對單兵配備的便攜設(shè)備,對體積、功耗、擴(kuò)展性的要求更是嚴(yán)格。 在某手持式設(shè)備的開發(fā)項目中,需要設(shè)計一塊接口板,要求實現(xiàn)高達(dá)8個串行口擴(kuò)展以及能源管理和數(shù)字輸入輸出接口等功能,該接口板與處理器模塊的連接總線采用LPC總線,整個手持設(shè)備除了對功能有基本的要求以外,對體積及功耗都提出了極高的要求。針對項目的具體設(shè)計要求,經(jīng)過與傳統(tǒng)設(shè)計方法的比較,決定采用FPGA來實現(xiàn)LPC接口及UART控制器功能。 論文的主要目標(biāo)是完成LPC接口的UART控制在FPGA中的實現(xiàn)。對于各模塊中的關(guān)鍵的功能部分,文中對其實現(xiàn)都進(jìn)行了詳細(xì)的說明。整個設(shè)計全部采用硬件描述語言(HDL)實現(xiàn),并且采用了分模塊的設(shè)計風(fēng)格,具有很好的重用性。 為了在硬件平臺上驗證設(shè)計,還實做了FPGA驗證平臺,并用C語言編寫了測試程序。經(jīng)過驗證,該方案完全實現(xiàn)了接口板的功能要求,并且滿足體積和功耗上的要求,取得了良好的效果。 論文通過采用FPGA作為電路設(shè)計的核心,以一種新的數(shù)字電路設(shè)計方法實現(xiàn)電路功能;旨在通過這種方式,不斷提高設(shè)備的性能并拓展設(shè)計者思想。

    標(biāo)簽: FPGA UART LPC

    上傳時間: 2013-04-24

    上傳用戶:wlyang

  • 基于FPGA的10M100M以太網(wǎng)控制器的設(shè)計.rar

    隨著以太網(wǎng)技術(shù)的不斷發(fā)展,網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點。本文闡述了MAC層的FPGA設(shè)計、仿真及測試;介紹了整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分,并對各個模塊的設(shè)計過程進(jìn)行了詳細(xì)闡述,接著介紹了開發(fā)環(huán)境和驗證工具,同時給出測試方案、驗證數(shù)據(jù)、實現(xiàn)結(jié)果及時序仿真波形圖。 對MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機(jī)接口模塊以及CRC,CSMA/CD,HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。 本課題針對以下三個方面進(jìn)行了研究并取得一定的成果: 1)FPGA開發(fā)平臺的硬件實現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件,采用LXT971芯片作為物理層芯片,AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗證開發(fā)平臺。 2)基于FPGA實現(xiàn)以太網(wǎng)控制器。用VerilogHDL語言構(gòu)建以太網(wǎng)控制器,實現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連,也為構(gòu)建SOC上處理器提供條件。 本論文實現(xiàn)了一個基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核,為設(shè)計具有自主知識產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗。同時,為與其它WS接口的控制器實現(xiàn)直接互連創(chuàng)造了條件,對高層次設(shè)計這一先進(jìn)ASIC設(shè)計方法也有了較為深入的認(rèn)識。

    標(biāo)簽: 10M100M FPGA 以太網(wǎng)控制器

    上傳時間: 2013-07-17

    上傳用戶:bruce

  • WCDMA數(shù)字直放站數(shù)字上下變頻及降低峰均比的研究與FPGA實現(xiàn).rar

    隨著3G網(wǎng)絡(luò)建設(shè)的展開,移動用戶數(shù)量逐漸增加,用戶和運營商對網(wǎng)絡(luò)的質(zhì)量和覆蓋要求也越來越高。而在實際工作中,基站成本在網(wǎng)絡(luò)投資中占有很大比例,并且基站選址是建網(wǎng)的主要難題之一。同基站相比,直放站以其性價比高、建設(shè)周期短等優(yōu)點在我國移動網(wǎng)絡(luò)上有著大量的應(yīng)用。目前,直放站已成為提高運營商網(wǎng)絡(luò)質(zhì)量、解決網(wǎng)絡(luò)盲區(qū)或弱區(qū)問題、增強(qiáng)網(wǎng)絡(luò)覆蓋的主要手段之一。但由于傳統(tǒng)的模擬直放站受周邊環(huán)境因素影響較大、抗干擾能力較差、傳輸距離受限、功放效率低,同時設(shè)備間沒有統(tǒng)一的協(xié)議規(guī)范,無法滿足系統(tǒng)廠商與直放站廠商的兼容,所以移動通信市場迫切需要通過數(shù)字化來解決這些問題。 本文正是以設(shè)計新型數(shù)字化直放站為目標(biāo),以實現(xiàn)數(shù)字中頻系統(tǒng)為研究重心,圍繞數(shù)字中頻的相關(guān)技術(shù)而展開研究。 文章介紹了數(shù)字直放站的研究背景和國內(nèi)外的研究現(xiàn)狀,闡述了數(shù)字直放站系統(tǒng)的設(shè)計思想及總體實現(xiàn)框圖,并對數(shù)字直放站數(shù)字中頻部分進(jìn)行了詳細(xì)的模塊劃分。針對其中的數(shù)字上下變頻模塊設(shè)計所涉及到的相關(guān)技術(shù)作詳細(xì)介紹,涉及到的理論主要有信號采樣理論、整數(shù)倍內(nèi)插和抽取理論等,在理論基礎(chǔ)上闡述了一些具體模塊的高效實現(xiàn)方案,最終利用FPGA實現(xiàn)了數(shù)字變頻模塊的設(shè)計。 在數(shù)字直放站系統(tǒng)中,降低峰均比是提高功放工作效率的關(guān)鍵技術(shù)之一。本文首先概述了降低峰均比的三類算法,然后針對目前常用的幾種算法進(jìn)行了仿真分析,最后在綜合考慮降低峰均比效果與實現(xiàn)復(fù)雜度的基礎(chǔ)上,提出了改進(jìn)的二次限幅算法。通過仿真驗證算法的有效性后,針對其中的噪聲整形濾波器提出了“先分解,再合成”的架構(gòu)實現(xiàn)方式,并指出其中間級窄帶濾波器采用內(nèi)插級聯(lián)的方式實現(xiàn),最后整個算法在FPGA上實現(xiàn)。 在軟件無線電思想的指導(dǎo)下,本文利用系統(tǒng)級的設(shè)計方法完成了WCDMA數(shù)字直放站中頻系統(tǒng)設(shè)計。遵照3GPP等相關(guān)標(biāo)準(zhǔn),完成了系統(tǒng)的仿真測試和實物測試。最后得出結(jié)論:該系統(tǒng)實現(xiàn)了WCDMA數(shù)字直放站數(shù)字中頻的基本功能,并可保證在現(xiàn)有硬件不變的基礎(chǔ)上實現(xiàn)不同載波間平滑過渡、不同制式間輕松升級。

    標(biāo)簽: WCDMA FPGA 數(shù)字

    上傳時間: 2013-07-07

    上傳用戶:林魚2016

  • 基于FPGA的多通道DMA控制器的IP核設(shè)計.rar

    當(dāng)前,隨著電子技術(shù)的飛速發(fā)展,智能化系統(tǒng)中需要傳輸?shù)臄?shù)據(jù)量日益增大,要求數(shù)據(jù)傳送的速度也越來越快,傳統(tǒng)的數(shù)據(jù)傳輸方式已無法滿足目前的要求。在此前提下,采用高速數(shù)據(jù)傳輸技術(shù)成為必然,DMA(直接存儲器訪問)技術(shù)就是較理想的解決方案之一,能夠滿足信息處理實時性和準(zhǔn)確性的要求。 本文以EDA工具、硬件描述語言和可編程邏輯器件(FPGA)為技術(shù)支撐,設(shè)計DMA控制器的總體結(jié)構(gòu)。在通道檢測模塊中,解決了信號抗干擾和請求信號撤銷問題,并提出并行通道檢測算法;在優(yōu)先級管理模塊中提出了動態(tài)優(yōu)先級端口響應(yīng)機(jī)制;在傳輸模塊中采用狀態(tài)機(jī)的設(shè)計思想設(shè)計多個通道的數(shù)據(jù)傳輸。通過各模塊問題的解決及新方法的采用,最終設(shè)計出基于FPGA的多通道DMA控制器的IP軟核。實驗仿真結(jié)果表明,本控制器傳輸速度較快,主頻達(dá)100MHz以上,且工作穩(wěn)定。

    標(biāo)簽: FPGA DMA 多通道

    上傳時間: 2013-05-16

    上傳用戶:希醬大魔王

  • 基于FPGA的PID控制器研究與實現(xiàn).rar

    基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題,如果實現(xiàn)PID軟算法的微處理器因為強(qiáng)干擾或其他原因而出現(xiàn)故障,會引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個問題。因此,利用FPGA開發(fā)技術(shù),實現(xiàn)智能控制器算法的芯片化,使之能夠廣泛的用于各種場合,具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點,總結(jié)FPGA設(shè)計技術(shù)及開發(fā)流程,指出實現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計,降低設(shè)計難度,是擴(kuò)展設(shè)計功能、提高芯片性能和產(chǎn)品性價比的關(guān)鍵。控制系統(tǒng)由四個模塊組成,主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計結(jié)構(gòu)類型和特點的基礎(chǔ)上,提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計方法。在PID算法與FPGA的運算器邏輯映像過程中,采用將補(bǔ)碼的加法器代替減法器設(shè)計,增加整數(shù)運算結(jié)果的位擴(kuò)展處理,進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體,可以有效地減少邏輯運算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計實現(xiàn)了PID控制器,用Modelsim仿真驗證了設(shè)計結(jié)果的正確性,用Synplify Pro進(jìn)行電路綜合,在Quaitus Ⅱ軟件中實現(xiàn)布局布線,最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求,論文設(shè)計完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象,以EP1C3T144 FPGA為核心,構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0~400℃的條件下,實驗結(jié)果表明,達(dá)到無超調(diào)的穩(wěn)定控制要求,為降低FPGA實現(xiàn)PID控制器的設(shè)計難度提供了有效的方法。

    標(biāo)簽: FPGA PID 控制器

    上傳時間: 2013-06-13

    上傳用戶:15071087253

  • 用FPGA實現(xiàn)以太網(wǎng)控制器.rar

    以太網(wǎng)是在20世紀(jì)70年代為解決網(wǎng)絡(luò)中零散的和偶然的堵塞而開發(fā)的,而 IEEE802.3標(biāo)準(zhǔn)是在最初的以太網(wǎng)技術(shù)基礎(chǔ)上于1980年開發(fā)成功的。現(xiàn)在,以太網(wǎng)一詞泛指所有采用CSMA/CD協(xié)議的局域網(wǎng)。以太網(wǎng)2.0版由數(shù)字設(shè)備公司、 Intel公司和Xerox公司聯(lián)合開發(fā),它與IEEE802.3兼容。 本設(shè)計采用FPGA設(shè)計以太網(wǎng)控制器代替?zhèn)鹘y(tǒng)的ASCI設(shè)計方法,主要原因在于FPGA技術(shù)的特點,它作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原由可編程期間門電路數(shù)有限的缺點。使本設(shè)計的產(chǎn)品十分靈活,可以在多種用戶多種開發(fā)平臺,硬件環(huán)境下使用而只需要對設(shè)計進(jìn)行簡單的修改和編輯即可,方便了設(shè)計者和用戶的使用。 本論文主要闡述了使用FPGA設(shè)計開發(fā)以太網(wǎng)控制器的設(shè)計開發(fā)流程,以及研究了FPGA開發(fā)方法和傳統(tǒng)ASIC開發(fā)方法的區(qū)別和優(yōu)略。主要內(nèi)容為: 1.闡述FPGA技術(shù)的發(fā)展歷史,現(xiàn)狀和將來的發(fā)展趨勢。 2.詳細(xì)說明了FPGA設(shè)計開發(fā)以太網(wǎng)控制器的全過程,包括模塊分析功能分析以及代碼設(shè)計。 3.采用軟件仿真的方法設(shè)計和驗證了MODELSIM仿真平臺以及仿真波形圖分析。 4.對比分析了FPGA和傳統(tǒng)的ASIC開發(fā)過程的區(qū)別以及優(yōu)缺點。

    標(biāo)簽: FPGA 以太網(wǎng)控制器

    上傳時間: 2013-05-25

    上傳用戶:changeboy

  • 基于FPGA的SDRAM控制器設(shè)計及應(yīng)用.rar

    在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中,需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機(jī)存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時序,為了降低成本,所以采用目前很為流行的EDA技術(shù),選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA,使用硬件描述語言VHDL,遵循先進(jìn)的自頂向下的設(shè)計思想實現(xiàn)對SDRAM控制器的設(shè)計。 論文引言部分簡單介紹了CSR控制系統(tǒng),指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標(biāo),其次較為詳細(xì)介紹了動態(tài)存儲器DRAM的基本時序,最后對同步動態(tài)隨機(jī)存儲器SDRAM進(jìn)行詳盡論述,包括性能、特點、結(jié)構(gòu)以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計,重點介紹了具體芯片與FPGA設(shè)計技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個經(jīng)典應(yīng)用,即同步事例處理器。最后對FPGA技術(shù)進(jìn)行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計原理和具體實現(xiàn)。從測試的結(jié)果來看,本控制器無論從結(jié)構(gòu)上,還是軟硬件上設(shè)計均滿足了工程實際要求。

    標(biāo)簽: SDRAM FPGA 制器設(shè)計

    上傳時間: 2013-07-19

    上傳用戶:dct灬fdc

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