基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標簽： Verilog FPGA HDL 多功能
上傳時間： 2013-08-18
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s3c2410開發(fā)板cpld源碼，希望有些參考價值
標簽： s3c2410 cpld 開發(fā)板 源碼
上傳時間： 2013-08-20
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基于QUARTUSII軟件 實現(xiàn)FPGA（ATERA CYCLONE II系列）與SD卡SD模式通信\r\n所用語言位verilog HDL
標簽： QUARTUSII CYCLONE ATERA FPGA
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多路18b20測溫顯示系統(tǒng),可同時測量n個第三18b20
標簽： 18b20 多路 測溫 顯示系統(tǒng)
上傳時間： 2013-08-21
上傳用戶：zhangchu0807
FPGA RSIC CPU設(shè)計文檔和源碼是EDA中對CPU設(shè)計非常好用的程序
標簽： CPU FPGA RSIC EDA
上傳用戶：cppersonal
盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個世紀的發(fā)展史，但直到今天，人們對\\r\\n它的研究仍然在繼續(xù)。現(xiàn)在，我們可以開發(fā)出輸出頻率高達IG的DDS系統(tǒng)，\\r\\n武漢理工大學碩士學位論文\\r\\n已能滿足絕大多數(shù)頻率源的要求，集成DDS產(chǎn)品的信噪比也可達到75dB以上，\\r\\n已達到鎖相頻率合成的一般水平。電子技術(shù)的發(fā)展己進入數(shù)字時代，模擬信號\\r\\n數(shù)字化的方法也是目前一個熱門研究課題，高速AD、DA器件在通信、廣播電\\r\\n視等領(lǐng)域的應(yīng)用越來越廣泛。本次設(shè)計完成了軟件仿真和硬件實現(xiàn)，對設(shè)計原
標簽： FPGA 頻率合成 軟硬件設(shè)計
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通過fpga產(chǎn)生時鐘的VHDL源碼，QII7.1下調(diào)試通過
標簽： fpga VHDL 時鐘 源碼
上傳時間： 2013-08-24
ACTEL A3P StartKit FPGA開發(fā)全套文擋（含測試源碼）
標簽： StartKit ACTEL FPGA A3P
上傳時間： 2013-08-28
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FPGA數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導航光盤內(nèi)附源碼
標簽： FPGA 數(shù)字電子 開發(fā)實例 導航
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基于FPGA＋DDS的MSK數(shù)字調(diào)制源設(shè)計 通信中的DDS技術(shù)應(yīng)用
標簽： FPGA DDS MSK 數(shù)字調(diào)制
上傳時間： 2013-08-29
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