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開(kāi)關(guān)(guān)電源原理

  • 針對(duì)Xilinx公司FPGA的硬件電路原理與具體實(shí)現(xiàn)方法

    文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢\r\n復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對(duì)Xilinx 公司FPGA 的特點(diǎn)，對(duì)各電\r\n路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計(jì)，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源\r\n消耗，提高硬件利用率。設(shè)計(jì)利用Verilog 硬件描述語(yǔ)言完成，通過(guò)后仿真驗(yàn)證\r\n電路正確性，并給出綜合結(jié)果。

    標(biāo)簽： Xilinx FPGA 硬件 電路原理

    上傳時(shí)間： 2013-08-09

    上傳用戶：qiaoyue

  • FPGA開(kāi)發(fā)光盤(pán)各章節(jié)實(shí)例的設(shè)計(jì)工程與源碼

    附錄 光盤(pán)說(shuō)明\r\n本書(shū)附贈(zèng)的光盤(pán)包括各章節(jié)實(shí)例的設(shè)計(jì)工程與源碼，所有工程在下列軟件環(huán)境下運(yùn)行通過(guò)：\r\n? Windows XP SP2\r\n? MATLAB\r\n? Altera Quartus II \r\n? synplify8.4\r\n? modelsim_ae6.1\r\n\r\n光盤(pán)目錄與實(shí)例名稱的對(duì)應(yīng)關(guān)系如下：\r\n\r\n cht02文件夾中存放的是書(shū)中第2章中的例子，讀者可以將一些簡(jiǎn)單例子的代碼 \r\n拷貝到MATLAB命令窗口進(jìn)行運(yùn)行，也可以把

    標(biāo)簽： FPGA 發(fā)光 工程 源碼

    上傳時(shí)間： 2013-08-11

    上傳用戶：ecooo

  • 數(shù)字頻率合成 (DDS) 技術(shù)的基本原理

    摘 要：介紹了直接數(shù)字頻率合成 (DDS) 技術(shù)的基本原理，給出了基于Altera公司FPGA器件的一個(gè)三相正弦信號(hào)發(fā)生器的設(shè)計(jì)方案，同時(shí)給出了其軟件程序和仿真結(jié)果。仿真結(jié)果表明：該方法生成的三相正弦信號(hào)具有對(duì)稱性好、波形失真小、頻率精度高等優(yōu)點(diǎn)，且輸出頻率可調(diào)。\r\n關(guān)鍵詞：直接數(shù)字頻率合成；現(xiàn)場(chǎng)可編程門(mén)陣列；FPGA；三相正弦信號(hào)

    標(biāo)簽： DDS 數(shù)字頻率合成

    上傳時(shí)間： 2013-08-14

    上傳用戶：kernor

  • altera 颶風(fēng)二代開(kāi)發(fā)板的原理圖

    altera 颶風(fēng)二代開(kāi)發(fā)板的原理圖，pdf格式\r\n

    標(biāo)簽： altera 開(kāi)發(fā)板 原理圖

    上傳時(shí)間： 2013-08-15

    上傳用戶：qimingxing130

  • 等精度頻率測(cè)量原理

    主要介紹了等精度頻率測(cè)量原理，該原理具有在整個(gè)測(cè)試頻段內(nèi)保持高精度頻率\r\n測(cè)量的優(yōu)點(diǎn) 同時(shí)在該原理基礎(chǔ)上，采用了Verilog HDL語(yǔ)言設(shè)計(jì)了高速的等精度測(cè)頻\r\n模塊，并且利用EDA開(kāi)發(fā)平臺(tái)QUARTUS11 3 .0對(duì)CPLD芯片進(jìn)行寫(xiě)人，實(shí)現(xiàn)了計(jì)數(shù)等\r\n主要邏輯功能 還使用C語(yǔ)言設(shè)計(jì)了該等精度頻率計(jì)的主控程序以提高測(cè)量精度。本設(shè)\r\n計(jì)實(shí)現(xiàn)了對(duì)頻率變化范圍較大的信號(hào)進(jìn)行頻率測(cè)量，能夠滿足高速度、高精度的測(cè)頻要\r\n求。

    標(biāo)簽： 等精度 測(cè)量原理 頻率

    上傳時(shí)間： 2013-08-16

    上傳用戶：chenbhdt

  • 基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖

    基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n

    標(biāo)簽： Verilog FPGA HDL 交通燈

    上傳時(shí)間： 2013-08-18

    上傳用戶：BOBOniu

  • 一個(gè)FPGA設(shè)計(jì)實(shí)例，含新的原理圖

    最近的一個(gè)新的原理圖，對(duì)于新手有一定的幫助作用?。r\n希望喜歡

    標(biāo)簽： FPGA 設(shè)計(jì)實(shí)例 原理圖

    上傳時(shí)間： 2013-08-19

    上傳用戶：xy@1314

  • 自己現(xiàn)在用的CPLD下載線原理圖用74HC244芯片\r\n

    自己現(xiàn)在用的CPLD下載線，用74HC244芯片\r\n要注意設(shè)置下載模式

    標(biāo)簽： CPLD 244 74 HC

    上傳時(shí)間： 2013-08-31

    上傳用戶：dancnc

  • CPLD源碼 達(dá)芬奇開(kāi)發(fā)套件

    CPLD源碼 達(dá)芬奇開(kāi)發(fā)套件 很好 \r\n查詢更多詞典\r\n搜索因特網(wǎng)

    標(biāo)簽： CPLD 源碼 開(kāi)發(fā)套件 達(dá)芬奇

    上傳時(shí)間： 2013-09-01

    上傳用戶：pei5

  • VHDL語(yǔ)言編寫(xiě)的FIR濾波器源碼

    VHDL語(yǔ)言編寫(xiě)的FIR濾波器源碼\r\n對(duì)于嵌入式設(shè)計(jì)者有很好的指導(dǎo)作用\r\n

    標(biāo)簽： VHDL FIR 語(yǔ)言 編寫(xiě)

    上傳時(shí)間： 2013-09-03

    上傳用戶：kaje

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