主要介紹了等精度頻率測(cè)量原理，該原理具有在整個(gè)測(cè)試頻段內(nèi)保持高精度頻率\r\n測(cè)量的優(yōu)點(diǎn) 同時(shí)在該原理基礎(chǔ)上，采用了Verilog HDL語(yǔ)言設(shè)計(jì)了高速的等精度測(cè)頻\r\n模塊，并且利用EDA開(kāi)發(fā)平臺(tái)QUARTUS11 3 .0對(duì)CPLD芯片進(jìn)行寫(xiě)人，實(shí)現(xiàn)了計(jì)數(shù)等\r\n主要邏輯功能 還使用C語(yǔ)言設(shè)計(jì)了該等精度頻率計(jì)的主控程序以提高測(cè)量精度。本設(shè)\r\n計(jì)實(shí)現(xiàn)了對(duì)頻率變化范圍較大的信號(hào)進(jìn)行頻率測(cè)量，能夠滿(mǎn)足高速度、高精度的測(cè)頻要\r\n求。
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