相關(guān)于fpga的vga顯示的控制，包括模塊，設(shè)計(jì)思路，方案等重要代碼
標(biāo)簽： fpga vga 控制
上傳時(shí)間： 2013-08-11
上傳用戶：青春給了作業(yè)95
介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法，詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA實(shí)現(xiàn)。
標(biāo)簽： VHDL 嵌入式 全數(shù)字 鎖相環(huán)路
上傳用戶：yare
基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過(guò)程和設(shè)計(jì)思想
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-08-13
上傳用戶：fqscfqj
verilog編寫基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫 模塊
上傳時(shí)間： 2013-08-19
上傳用戶：18752787361
基于FPGA設(shè)計(jì)數(shù)字鎖相環(huán)，提出了一種由微分超前/滯后型檢相器構(gòu)成數(shù)字鎖相環(huán)的Verilog-HDL建模方案
標(biāo)簽： FPGA 數(shù)字鎖相環(huán)
上傳用戶：Huge_Brother
針對(duì)高頻感應(yīng)加熱電源中用傳統(tǒng)的模擬鎖相環(huán)跟蹤頻率所存在的問(wèn)題,提出一種非常適合于高頻感應(yīng)加熱的\r\n新型的數(shù)字鎖相環(huán)。使用FPGA 內(nèi)底層嵌入功能單元中的數(shù)字鎖相環(huán)74HCT297 ,并添加少量的數(shù)字電路來(lái)實(shí)現(xiàn)。最后利\r\n用仿真波形驗(yàn)證該設(shè)計(jì)的合理性和有效性。整個(gè)設(shè)計(jì)負(fù)載范圍寬、鎖相時(shí)間短,現(xiàn)已成功應(yīng)用于100 kHz/ 30 kW 的感應(yīng)加\r\n熱電源中。
標(biāo)簽： 高頻感應(yīng) 加熱電源 模擬鎖相環(huán) 頻率
上傳時(shí)間： 2013-08-22
上傳用戶：nairui21
關(guān)于數(shù)字鎖相環(huán)的一點(diǎn)東西,可以下來(lái)看看\r\n
標(biāo)簽： 數(shù)字鎖相環(huán)
上傳時(shí)間： 2013-08-26
上傳用戶：7891
Verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過(guò)引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
標(biāo)簽： Verilog DDS 正弦信號(hào)發(fā)生器 模塊
上傳時(shí)間： 2013-08-28
上傳用戶：asdfasdfd
意法半導(dǎo)體靜電計(jì)單相組合解決方案 圖 意法半導(dǎo)體靜電計(jì)單相組合解決方案
標(biāo)簽： 半導(dǎo)體 靜電計(jì) 單相 組合
上傳時(shí)間： 2013-10-23
上傳用戶：Aidane
鎖相放大器資料。
標(biāo)簽： 2012 TI 鎖相放大器 模塊
上傳時(shí)間： 2013-11-28
上傳用戶：life840315
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