逆變器廣泛應用于工業生產的各個方面，數字控制具有方便實現復雜算法、抗干擾性強和產品容易升級等優點，已成為未來逆變器的發展趨勢。使用數字技術控制設計逆變器，控制器的性能決定了逆變系統系統的性能。然而在很多高頻應用的場合，目前常用的控制器的速度往往不能完全達到要求。與傳統單片機和DSP芯片相比，FPGA器件具有更高的處理速度。同時FPGA應用在數字化逆變器設計中，還可以大大簡化控制系統結構，并可實現多種高速算法，具有較高的性價比。在逆變器的全數字化控制領域，FPGA具有很好的應用價值。 論文首先介紹了SPWM基本原理及其控制方式，SPWM的生成方法，并結合本課題給出了查表法生成SPWM波的一般方法，且以單相全橋逆變器為例進行了仿真。分析其的電路特點，建立PWM逆變器的統一電路模型、連續狀態空間以及離散狀態空間模型，在此數學模型基礎上，針對逆變器研究分析了目前用于逆變器設計的各種數字控制技術、控制方案，討論了其控制方法的優缺點，相關控制器設計的一般問題，最后比較了其優缺點，指出其存在的共性問題，總結了使用FPGA設計逆變器數字控制器的優勢。然后以單相電壓型PWM逆變器為控制模型采用新型模數結合現場可編程門陣列FPGA實現數字化控制器的方案，給出了純正正弦波逆變器的設計方案。 論文詳細論述了采用模數混合型FPGA作為主控芯片的高頻逆變器設計方法與實現過程。系統主控芯片采用Fusion系列AFS600，世界上首個模數混合型FPGA。主要設計要點包括：逆變器硬件電路設計以及SPWM數字控制系統軟件設計。外圍強電電路的設計的難點在于用于前端升壓的高頻變壓器的設計以及輸出端LC濾波電感與電容的選取。另外，SPWM“H”字全橋逆變電路中的高懸浮電壓也是設計中需要值得注意的重要環節。在控制系統軟件設計方面，采用FPGA自上而下的設計方法，對其控制系統進行了功能劃分，完成了SPWM產生器以及加入死區補償的PWM發生器、和反饋等模塊的設計。 論文的結束部分給出了設計結果，并指出了進一步的工作的思路和方向。
上傳時間： 2013-05-19
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在能源枯竭與環境污染問題日益嚴重的今天，新能源的開發與利用愈來愈受到重視。太陽能是當前世界上最清潔、最現實、最有大規模開發利用前景的可再生能源之一。其中太陽能光伏利用受到世界各國的普遍關注。而太陽能光伏并網發電是太陽能光伏利用的主要發展趨勢，必將得到快速的發展。在并網型光伏發電系統中，逆變器是系統中最末一級或唯一一級能量變換裝置，其效率的高低、可靠性的好壞將直接影響整個并網型系統的性能和投資。按照不同的標準光伏并網逆變器的拓撲結構分為很多種，本文主要研究單相非隔離型光伏并網逆變器。 文章首先概述了光伏并網系統的發展情況并分析了當前國際金融危機對光伏產業的影響。其次，分析了當前國際市場上主要的光伏逆變器產品的特點，概括了光伏并網系統中光伏陣列的配置。隨后，本文以單相全橋拓撲為模型分析了非隔離型并網系統在采用不同的PWM調制策略下的共模電流，指出了抑制共模電流需滿足的條件。對于全橋和半橋拓撲，分析了不同的濾波方式對共模電流抑制的影響。總結了能夠抑制共模電流的實用電路拓撲并提出了一種能夠抑制共模電流的新拓撲。對不同拓撲的損耗情況在文章中進行了比較。 對于非隔離型并網系統中的逆變器易向電網注入直流分量的問題，首先分析了直流分量產生的原因及其導致變壓器產生的直流偏磁飽和現象。在此基礎上，總結了抑制直流分量的方法，指出了半橋拓撲能夠抑制直流分量。對于并網電流的控制，工程上通常采用比例積分控制器，而比例積分控制器在理論上無法實現無靜差控制，因此，本文對能夠實現無靜差控制的比例諧振控制器進行了簡要分析。最后，在非隔離型1.5kW實驗平臺上對共模電流和直流分量的抑制方法進行了驗證。
上傳時間： 2013-07-30
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變頻器在各行各業中的各種設備上迅速普及應用，已成為當今節電、改造傳統工業、改善工藝流程、提高生產過程自動化水平、提高產品質量以及推動技術進步的主要手段之一，是國民經濟和生活中普遍需要的新技術。但是現有變頻器的調制算法尚存在一些缺點，如開關損耗大和共模電流大等，因此有必要研究和設計高性能調制算法的變頻控制器。鑒于此，開展了以下工業變頻器高性能調制算法為對象的研究內容： 在闡述了工業變頻器系統的結構、調制算法、調速算法的基礎上，結合數學模型，分析了共模電壓產生的原理、共模電流其影響和危害，給出了共模電壓和共模電流的關系。總結其他的抑制共模電壓的方案基礎上，提出一種新的共模電壓抑制SVPWM；還闡述了死區產生的原因及其影響，以及死區補償的原理并將上述兩個調制算法利用MATLAB/SIMULINK軟件對該系統給予了全面的仿真分析。 變頻器硬件部分設計包括整流濾波電路、逆變器功率電路、上電保護電路、DSP控制系統及其外圍電路、IGBT驅動及保護電路以及反激式開關電源，對于傳感器檢測濾波電路的具體電路參數設計，是在PSPICE上仿真基礎上得出。并在考慮成本、EMC、效率等因素后考慮完成了所有硬件相關的原理圖繪制和PCB繪制； 變頻器軟件部分設計包括主程序、鍵盤掃描程序、系統狀態處理程序、PWM發送中斷程序、電機啟動函數、電壓調整程序、AD采樣中斷程序以及故障保護中斷程序。在實現一般SVPWM的基礎上，根據之前理論和仿真得到的共模電壓抑制SVPWM、以及死區補償算法，將這兩個對SVPWM進行改進的調制算法在硬件平臺上實現。 在硬件電路完成設計的各個階段，逐漸編制相應的控制程序，并進行調試，并完成整個程序的編制和調試。此外，還調試了系統所需的反激式開關電源。整個系統調試中遇到了很多問題，如鍵盤消除抖動問題、共模電壓抑制SVPWM出現的直通現象等。最終完成了工業變頻器樣機，并且采用的是文章中研究的調制算法，效果良好，達到設計的目的； 提出了一種將有源功率因數校正(PFC)技術引用到串級調速中來提高定子側功率因數的新方法。通過建立電動機折算到轉子側的等值電路，重點分析了有源PFC技術代替傳統串級調速系統中的不控整流橋后，系統可以等效為轉子串電阻調速。得到了等效串電阻的計算公式和變化趨勢，對電動機功率因數、電磁轉矩脈動也進行了分析，發現能夠比傳統串級調速時有所提升。鑒于電動機轉子側電勢頻率非常低，分析了有源PFC的具體實現的特殊考慮和參數選取方法，并基于對稱平衡的Scott變壓器和兩個單相有源PFC電路實現了繞線電動機轉子側的三相有源低頻PFC，得到超低紋波的直流輸出電壓。利用MATLAB建立了完整的仿真平臺，所得結果驗證了理論分析的正確性。
上傳時間： 2013-07-09
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Sigma-Delta A/D轉換器利用過采樣，噪聲整形和數字濾波技術，有效衰減了輸出信號帶內的量化噪聲，提高了信噪比。與傳統的Nyquist轉換器相比，它降低了對模擬電路性能指標和元件精度的要求，簡化了模擬電路的設計，降低了生產成本。 本論文在對Sigma-Delta A/D轉換器原理研究的基礎上，基于TSMC0．18um工藝，采用1．8V工作電源，128倍的過采樣率，6．4MHz的采樣頻率，設計了一個主要應用于音頻信號處理的Sigma-Delta A/D轉換器，分辨率達到16位。在調制器的設計中，本文采用了多級噪聲整形MASH（2-1）級聯調制器結構，同時，考慮了各種非理想因素對系統性能的影響，在SDtoolbox工具的幫助下使用Simulink進行調制器系統設計。并使用Cadence Spectre對模塊電路進行設計仿真，包括運放，比較器，帶隙基準電壓源，CMOS開關，非交疊時鐘產生電路等。在數字抽取濾波器的設計中，采用了分級抽取技術，使用MATLAB軟件中的SPTool和FDATool工具對各級抽取濾波器進行優化設計。并在原有的濾波器算法的基礎上，采用了CIC濾波器和半帶濾波器，設計出了運算量和存儲量都相對少的三級抽取濾波器系統，大大降低了功耗和面積。 論文的仿真結果表明，所設計的Sigma-Delta A/D轉換器信噪比達到102．3dB，滿足系統需要的16位精度要求。 關鍵詞：Sigma-Ddta； 信噪比； 多級噪聲整形； 數字抽取濾波器
標簽： SigmaDelta 音頻 模數轉換器
上傳時間： 2013-06-27
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隨著電力電子技術的發展，開關電源的小型化、高頻化成為趨勢，其中各個部分工作時的電磁干擾問題也越來越嚴重，因此開關電源的電磁兼容性也越來越引起人們的重視。目前，軟開關技術因其能減少開關損耗和提高效率，在開關電源中應用越來越廣泛。本文的主要目的是針對開關電源中的電磁干擾進行分析，研究軟開關技術對電磁干擾的影響，并且提出一種抑制共模干擾的濾波方法。 本文首先介紹了電磁兼容的定義、開關電源EMI的特點，論述了開關電源中EMI的研究現狀。從電磁干擾的三要素出發，介紹了開關電源中電磁干擾的干擾源和干擾的耦合通路。分析了電感、電容、高頻變壓器等器件的高頻特性，并介紹了線性阻抗穩定系統(LISN)的定義和作用。在了解了軟開關基本概念的基礎上，本文以全橋變換器為對象，介紹了移相全橋ZVS的工作原理，分析了它在實現過程中對共模干擾的影響，并在考慮IGBT寄生電容的情況下，對其共模干擾通道進行了分析。然后以UC3875為核心，設計了移相全橋ZVS的控制電路和主電路，實現了軟開關。為了對共模干擾進行抑制，本文提出了一種新型的有源和無源相結合的EMI濾波器，即無源部分采用匹配網絡法，將阻抗失配的影響降到最低；有源部分采用前饋控制，對共模電流進行補償。 針對以上提出的問題，本文通過Saber軟件對移相全橋ZVS進行了仿真，并和硬開關條件下的傳導干擾進行了比較，得出了在高頻段，ZVS的共模干擾小于硬開關，在較低頻段改善不大，甚至更加嚴重，而差模干擾有較大衰減的結論。通過對混合濾波器進行仿真，取得了良好的濾波效果，和傳統的無源EMI濾波器相比，在體積和重量上都有一定優勢。
上傳時間： 2013-05-28
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卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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視頻監控一直是人們關注的應用技術熱點之一，它以其直觀、方便、信息內容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監控系統中，經常需要對多路視頻信號進行實時監控，如果每一路視頻信號都占用一個監視器屏幕，則會大大增加系統成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監視器顯示，是視頻監控系統的核心部分。 傳統的基于分立數字邏輯電路甚至DSP芯片設計的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術的視頻圖像畫面分割器的設計與實現。 本文對視頻圖像畫面分割技術進行了分析，完成了基于ITU-RBT.656視頻數據格式的畫面分割方法設計；系統采用Xilinx公司的FPGA作為核心控制器，設計了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數字電路集成在一起，電路結構簡潔，具有較好的穩定性和靈活性；在硬件電路平臺基礎上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數據提取模塊，圖像存儲控制模塊和圖像合成模塊的設計，首先，由攝像頭采集四路模擬視頻信號，經視頻解碼芯片轉換為數字視頻圖像信號后送入異步FIFO緩沖。然后，根據畫面分割需要進行視頻圖像數據抽取，并將抽取的視頻圖像數據按照一定的規則存儲到圖像存儲器。最后，按照數字視頻圖像的數據格式，將四路視頻圖像合成一路編碼輸出，實現了四路視頻圖像分割的功能。從而驗證了電路設計和分割方法的正確性。 本文通過由FPGA實現多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進行動態配置等方法，實現四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統集成度，并可根據系統需要修改設計和進一步擴展功能，同時提高了系統的靈活性。
上傳時間： 2013-04-24
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模／數轉換是現代測控電路中非常重要的環節，它有并行和串行兩種數據輸出形式。目前，模／數轉換器ADC已被做成大規模集成電路，并有多種型號和種類可供選擇。本文介紹了AD7654的性能特點，并設計了AD76
上傳時間： 2013-07-18
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逆變控制器的發展經歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統，并從數模混合電路過渡到純數字控制的歷程。但是，通用微處理芯片是為一般目的而設計，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實現技術的研究越來越受到關注，已成為逆變控制器發展的新方向之一。本文利用一個成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實現技術，依次對專用芯片的系統功能劃分，硬件算法，全系統的硬件設計及優化，流水線操作和并行化，芯片運行穩定性等問題進行了初步研究。首先引述了單相電壓型PWM逆變器連續時間和離散時間的數學模型，以及基于極點配置的單相電壓型PWM逆變器電流內環電壓外環雙閉環控制系統的設計過程，同時給出了仿真結果，仿真表明此系統具有很好的動、靜態性能，并且具有自動限流功能，提高了系統的可靠性。緊接著分析了FPGA器件的特征和結構。在給出本芯片應用目標的基礎上，制定了FPGA目標器件的選擇原則和芯片的技術規格，完成了器件選型及相關的開發環境和工具的選取。然后系統闡述了復雜FPGA設計的設計方法學，詳細介紹了基于FPGA的ASIC設計流程，概要介紹了僅使用QuartusII的開發流程，以及Modelsim、SynplifyPro、QuartusII結合使用的開發流程。在此基礎上，進行了芯片系統功能劃分，針對：DDS標準正弦波發生器，電壓電流雙環控制算法單元，硬件PI算法單元，SPWM產生器，三角波發生器，死區控制器，數據流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設計。分析了全數字鎖相環的結構和模型，以此為基礎，設計了一種應用于逆變器的，用比例積分方法替代傳統鎖相系統中的環路濾波，用相位累加器實現數控振蕩器（DCO）功能的高精度二階全數字鎖相環（DPLL）。分析了“流水線操作”等設計優化問題，并針對逆變器控制系統中，控制系統算法呈多層結構，且層與層之間還有數據流聯系，其執行順序和數據流的走向較為復雜，不利于直接采用流水線技術進行設計的特點，提出一種全新的“分層多級流水線”設計技術，有效地解決了復雜控制系統的流水線優化設計問題。本文最后對芯片運行穩定性等問題進行了初步研究。指出了設計中的“競爭冒險”和飽受困擾之苦的“亞穩態”問題，分析了產生機理，并給出了常用的解決措施。
上傳時間： 2013-05-28
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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