由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點研究一種信道編解碼的算法和邏輯電路的實現(xiàn)方法,并在硬件上驗證,利用碼流傳輸?shù)臏y試方法,對設(shè)計進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴展和課題相關(guān)問題的研究,包括FPGA實現(xiàn)和高速硬件電路設(shè)計等方面的研究. 糾錯碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強的糾錯能力,既能糾正隨機錯誤,也能糾正突發(fā)錯誤.在深空通信,移動通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實現(xiàn)技術(shù)的發(fā)展,RS碼在實際中的應(yīng)用也將更加廣泛. 在研究中,對所研究的問題進(jìn)行分解,集中精力研究課題中的重點和難點,在各個模塊成功實現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計中,使用了自頂向下的設(shè)計方法,編解碼算法每一個子模塊分開進(jìn)行設(shè)計,最后在頂層進(jìn)行元件例化,正確實現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯碼的設(shè)計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設(shè)計的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計的一些常用方法和注意事項；最后設(shè)計基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進(jìn)行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時候,整個系統(tǒng)工作在30MHz的時鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實現(xiàn)預(yù)期的糾錯功能.
上傳時間： 2013-07-01
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本文對16QAM基帶Modem的FPGA芯片設(shè)計進(jìn)行了研究與論述.首先介紹了16QAM調(diào)制的原理和16QAM基帶Modem的FPGA芯片總體設(shè)計,以及一些FPGA設(shè)計的基本原則.接著介紹了高性能濾波器的FPGA設(shè)計方法,并采用多相結(jié)構(gòu)濾波器和分布式算法(DA)設(shè)計了發(fā)送端平方根升余弦滾降濾波器.然后介紹了自適應(yīng)盲均衡器的設(shè)計,該均衡器是一個復(fù)數(shù)結(jié)構(gòu)的橫向濾波器,采用復(fù)用抽頭的結(jié)構(gòu)來節(jié)省資源,本文對自適應(yīng)均衡器的核心運算單元-采用booth編碼算法設(shè)計的高性能乘累加(MAC)運算單元進(jìn)行了詳細(xì)描述.接下來介紹了載波恢復(fù)環(huán)路的FPGA設(shè)計,這是一個數(shù)字二階鎖相環(huán),本文推導(dǎo)了數(shù)字二階鎖相環(huán)和模擬二階鎖相環(huán)的對應(yīng)關(guān)系.DD相位檢測算法中的反正切函數(shù)tan
上傳時間： 2013-04-24
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基于小波變換和神經(jīng)網(wǎng)絡(luò)理論,對非穩(wěn)定、大信噪比(SNR)變化的通信信號進(jìn)行有效的特征提取和分類,實現(xiàn)了通信信號調(diào)制方式的分類識別.首先,采用基于多分辨分析框架的Mallat快速算法提取離散細(xì)節(jié)作為特征采,實驗得出db3小波非常適合作為特征提取小波,用小波變換大大壓縮了通信信號特征矢量,提取的信號特征矢量64點;然后依據(jù)神經(jīng)網(wǎng)絡(luò)理論,分別采用BP網(wǎng)絡(luò)作為分類器對通信信號調(diào)制識別分類.從計算機模擬實驗結(jié)果可知,該方法能很好地完成通信信號調(diào)制識別分類任務(wù),使識別正確率得到了明顯改善,同時降低了識別分類過程的復(fù)雜度,并且為通信信號調(diào)制識別的DSP實現(xiàn)提供了快速計算的理論基礎(chǔ).其次,介紹了TMS320LF2407 DSP和FPGA的結(jié)構(gòu)原理,并在此基礎(chǔ)上設(shè)計了數(shù)字信號處理板和制作調(diào)試電路板.最后,用匯編和C語言編制A/D程序、串口通信程序和應(yīng)用程序,并在信號處理板上調(diào)試和運行.
標(biāo)簽： DSPs FPGA 通信信號 調(diào)制識別
上傳時間： 2013-07-23
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MATLAB仿真通信PSK誤碼分析，主要用來測試SNR從0到10時的系統(tǒng)性能-MATLAB simulation PSK communication error analysis
上傳時間： 2013-04-24
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隨著無線通信的應(yīng)用日益廣泛，無線通信系統(tǒng)的種類也越來越繁雜，但是由于不同通信系統(tǒng)的工作頻段、調(diào)制方式、通信協(xié)議等原理結(jié)構(gòu)上存在差異而極大限制了不同系統(tǒng)之間的互通。軟件無線電擺脫了硬件體系結(jié)構(gòu)的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業(yè)務(wù)的最佳途徑，具有巨大的商業(yè)和軍事價值，被喻為無線電通信領(lǐng)域一次新的技術(shù)革命。 本文首先回顧了軟件無線電的提出和發(fā)展現(xiàn)狀，然后論述了軟件無線電的基本理論和數(shù)學(xué)模型。在此理論和模型的基礎(chǔ)上，設(shè)計了軟件無線電接收機的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機組成；中頻部分先將接收機輸出的模擬信號數(shù)字化，然后再通過FPGA實現(xiàn)下變頻；基帶部分主要由DSP和嵌入式系統(tǒng)組成，完成解調(diào)、同步等處理并可以進(jìn)行一些其他的應(yīng)用。其中的嵌入式系統(tǒng)的主處理器是基于ARM7-TDMI內(nèi)核的LPC2200芯片，為了實現(xiàn)開發(fā)的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時實內(nèi)核。 軟件無線電接收機是一個很龐大的體系，其中的數(shù)字下變頻器DDC是一個非常關(guān)鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進(jìn)行編程控制，極大的提高了通信設(shè)備的性能和靈活性，因此本文的重點在于數(shù)字下變頻器的設(shè)計與實現(xiàn)。實現(xiàn)下變頻的方法有很多種，由于FPGA在速度和靈活性上的優(yōu)勢，其應(yīng)用也越來越廣泛，因此主要采用了居于領(lǐng)導(dǎo)地位的XILINX公司的SPATAN-Ⅱ芯片來實現(xiàn)數(shù)字下變頻的功能。
上傳時間： 2013-04-24
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本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。 與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時間： 2013-04-24
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詳細(xì)講述了各種基于LINUX的通信實驗，包括GPRS，紅外線 ，藍(lán)牙 ，無線網(wǎng)絡(luò)等
上傳時間： 2013-07-07
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《CPLD_FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計》，運用VHDL語言詳細(xì)介紹了數(shù)字通信系統(tǒng)的建模與設(shè)計，如HDB3碼的編寫
標(biāo)簽： CPLD_FPGA 數(shù)字通信 系統(tǒng)建模
上傳時間： 2013-06-11
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CAN-bus(Corltroller Area Network)即控制器局域網(wǎng)，是國際上應(yīng)用最廣泛的現(xiàn)場總線之一。它是一種多主方式的串行通訊總線，在工業(yè)控制通訊方面擁有高位速率，高抗電磁干擾性，而且能夠檢測出產(chǎn)生的任何錯誤。作為一種靈活，可靠的通訊系統(tǒng)，CAN總線已被廣泛運用于各個工業(yè)控制現(xiàn)場。 基于FPGA+DSP的CAN總線通訊系統(tǒng)設(shè)計主要目標(biāo)是完成CAN總線的多節(jié)點可靠高速性傳輸，通過各節(jié)點之間的數(shù)據(jù)通信以及結(jié)點處理單元內(nèi)部對數(shù)據(jù)的處理實現(xiàn)整個通信系統(tǒng)間各個單元的協(xié)同工作。 本論文中的 CAN 總線通訊系統(tǒng)是完成紅外目標(biāo)探測系統(tǒng)和控制系統(tǒng)與圖像處理系統(tǒng)的實時通信，其硬件部分采用 DSP+FPGA 作為核心通訊處理單元，通過對 DSP硬件編程和FPGA邏輯模塊的設(shè)計實現(xiàn)了在處理單元外部CAN總線多節(jié)點之間的信息可靠性傳輸以及處理單元內(nèi)部DSP和FPGA基于SPI的串行通信，從而完成了在FPGA中對CAN總線數(shù)據(jù)的處理和運用。
標(biāo)簽： DSPFPGA CAN 總線 數(shù)據(jù)通信系統(tǒng)
上傳時間： 2013-05-23
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本論文主要對無線擴頻集成電路設(shè)計中的信道編解碼算法進(jìn)行研究并對其FPGA實現(xiàn)思路和方法進(jìn)行相關(guān)研究。 近年來無線局域網(wǎng)IEEE802.11b標(biāo)準(zhǔn)建議物理層采用無線擴頻技術(shù)，所以開發(fā)一套擴頻通信芯片具有重大的現(xiàn)實意義。無線擴頻通信系統(tǒng)與常規(guī)通信相比，具有很強的抗干擾能力，并具有信息蔭蔽、多址保密通信等特點。無線信道的特性較復(fù)雜，因此在無線擴頻集成電路設(shè)計中，加入信道編碼是提高芯片穩(wěn)定性的重要方法。 在了解擴頻通信基本原理的基礎(chǔ)上，本文提出了“串聯(lián)級聯(lián)碼+兩次交織”的信道編碼方案。串聯(lián)的級聯(lián)碼由外碼——(15，9，4)里德-所羅門(Reed-Solomon)碼，和內(nèi)碼-(2，1，3)卷積碼構(gòu)成，交織則采用交織深度為4的塊交織。重點對RS碼的時域迭代譯碼算法和卷積碼的維特比譯碼算法進(jìn)行了詳細(xì)的討論，并完成信道編譯碼方案的性能仿真及用FPGA實現(xiàn)的方法。 計算機仿真的結(jié)果表明，采用此信道編碼方案可以較好的改善現(xiàn)有仿真系統(tǒng)的誤符號率。 本論文的內(nèi)容安排如下：第一章介紹了無線擴頻通信技術(shù)的發(fā)展?fàn)顟B(tài)以及國內(nèi)外開發(fā)擴頻通信芯片的現(xiàn)狀，并給出了本論文的研究內(nèi)容和安排。第二章主要介紹了擴頻通信的基本原理，主要包括擴頻通信的定義、理論基礎(chǔ)和分類，直接序列擴頻通信方式的數(shù)學(xué)模型。第三章介紹了基本的信道編碼原理，信道編碼的分類和各自的特點。第四章給出了本課題選擇的信道編碼方案——“串聯(lián)級聯(lián)碼+兩次交織”，詳細(xì)討論了方案中里德-所羅門(Reed-Solomon)碼和卷積碼的基本原理、編碼算法和譯碼算法。最后給出編碼方案的實際參數(shù)。第五章對第四章提出的編碼方案進(jìn)行了性能仿真。第六章結(jié)合項目實際，討論了FPGA開發(fā)基帶擴頻通信系統(tǒng)的設(shè)計思路和方法。首先對FPGA開發(fā)流程以及實際開發(fā)的工具進(jìn)行了簡要的介紹，然后給出了擴頻通信系統(tǒng)的總體設(shè)計。對發(fā)射和接收子系統(tǒng)中信道編碼、解碼等相關(guān)功能模塊的實現(xiàn)原理和方法進(jìn)行分析。第七章對論文的工作進(jìn)行總結(jié)。
標(biāo)簽： FPGA 無線擴頻 信道編解 技術(shù)研究
上傳時間： 2013-07-18
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