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cpld,非常好用的源碼.可以為你帶來方便.
標(biāo)簽： cpld 源碼
上傳時間： 2013-09-03
上傳用戶：墻角有棵樹
這是一個用C語言寫的SPI讀寫FPGA的典型代碼，具有一定的參照開發(fā)價值
標(biāo)簽： FPGA SPI C語言 讀寫
上傳用戶：hzy5825468
用CADENCE做VHDL語言實驗的教程
標(biāo)簽： CADENCE VHDL 語言實驗 教程
上傳時間： 2013-09-04
上傳用戶：wangchong
JTAG CPLD實現(xiàn)源代碼，比用簡單并口調(diào)試器快5倍以上。\r\n以前總覺得簡單的并口jtag板速度太慢，特別是調(diào)試bootloader的時候，簡直難以忍受。最近沒什么事情，于是補習(xí)了幾天vhdl，用cpld實現(xiàn)了一個快速的jtag轉(zhuǎn)換板。cpld用epm7128stc100-15，晶振20兆，tck頻率5兆。用sjf2410作測試，以前寫50k的文件用時5分鐘，現(xiàn)在則是50秒左右。tck的頻率還可以加倍，但是不太穩(wěn)定，而且速度的瓶頸已經(jīng)不在tck這里，而在通訊上面了。\r\n
標(biāo)簽： JTAG CPLD 源代碼
上傳用戶：LANCE
無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設(shè)計，為了成功地操\r\n作，可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導(dǎo)致錯誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計PLD/FPGA時通常采用幾種時鐘類型。時鐘可\r\n分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上\r\n述四種時鐘類型的任意組合。
標(biāo)簽： FPGA PLD 時鐘
上傳用戶：yelong0614
用VHDL語言編寫的代碼，以供大家學(xué)習(xí)和交流，方便大家學(xué)習(xí)！
標(biāo)簽： VHDL 語言 編寫 代碼
上傳時間： 2013-09-05
上傳用戶：龍飛艇
用VHDL語言在CPLD/FPGA上實現(xiàn)浮點運算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳用戶：life840315
cpld的入門交流：CPLD的跑馬燈一個簡易型cpld試驗電路用VHDL語言遍的
標(biāo)簽： cpld CPLD VHDL 交流
上傳時間： 2013-09-06
上傳用戶：blacklee
用8031加載ALtera的FPGA，也可用于Xilinx的FPGA的加載
標(biāo)簽： ALtera 8031 FPGA
上傳用戶：txfyddz
用allegro畫的ddr存儲器電路。六層板設(shè)計，很好的參考資料
標(biāo)簽： allegro ddr 存儲器 六層板
上傳用戶：ddddddos
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