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調(diào)度分析

  • 信號完整分析.rar

    信號完整分析信號完整分析信號完整分析信號完整分析信號完整分析信號完整分析信號完整分析

    標簽： 信號完整 分

    上傳時間： 2013-05-24

    上傳用戶：斷點PPpp

  • Linux內核情景分析.rar

    linux 內核（2.4）源代碼情景分析，有源碼分析注釋，相當完美。雖然是針對2.4，但是對于分析2.6還是非常借鑒之處。

    標簽： Linux 內核 分

    上傳時間： 2013-06-24

    上傳用戶：Neoemily

  • 《信號完整性分析》.rar

    國外信號完整性的經典之作，中文譯本 本書全面論述了信號完警性問題，主要講述了信號完整性和物理設概念，帶寬、電感和特性阻抗的實質含義，電阻、電容、電感和阻擾的相關分析，解決信號完整性問題的四個實用技術手段，物理互連世計對信號完格性的影響，數學推導背后隱藏的解決方案，以及改進信號完整推薦的設計準則等。該書與其他大多數同類書籍相比更強調直觀理解、實用工具和工程實踐，它以入門式的切入方式，使得讀者很容易認識到物理互連影響電氣性能的實質，從而可以盡快掌握信號完整性設計技術。本書作者以實踐專家的視角指出了造成信號完整性問題的根源，特別給出了在設計前期階段的問題解決方案，這是面向電子工業界的設技工程師和產品負責人的一本具有實用價值的參考書，其目的在于幫助也們在信號完整性問題出現之前能提前發現并及早加以解決，同時也可作為相關專業水本科生及研究生的教學指導用書

    標簽： 信號完整性 分

    上傳時間： 2013-04-24

    上傳用戶：bangbangbang

  • Systemview動態系統分析及通信系統仿真設計.rar

    Systemview動態系統分析 及 通信系統 仿真設計

    標簽： Systemview 動態 仿真設計

    上傳時間： 2013-06-10

    上傳用戶：chens000

  • 集成運放線性應用電路分析方法的研究.rar

    集成運放線性應用電路分析方法的研究 集成運放線性應用電路分析方法的研究

    標簽： 集成運放 線性應用 電路分析

    上傳時間： 2013-06-06

    上傳用戶：gxf2016

  • 常用運放電路范例及分析.rar

    一些常用的運放電路及分析。國家半導體公司的應用筆記。

    標簽： 運放電路 范例 分

    上傳時間： 2013-05-28

    上傳用戶：YYRR

  • OrCAD/PSpice9偏壓點和直流掃描分析（歐姆定律）

    OrCAD/PSpice9偏壓點和直流掃描分析（歐姆定律）一、學習目的：1、使用電路繪制程序Capture繪制所須要的電路圖2、學習偏壓點分析

    標簽： PSpice OrCAD 偏壓 直流掃描分析

    上傳時間： 2013-04-24

    上傳用戶：xfbs821

  • 應用EDA 技術仿真電子線路分析

    應用EDA 技術仿真電子線路分析 摘　要　介紹了電子電路仿真軟件Elect ronicsWo rkbench 在EDA 中的應用, 給出了仿真實

    標簽： EDA 仿真 電子線路 分

    上傳時間： 2013-07-27

    上傳用戶：變形金剛

  • RS編譯碼器的設計與FPGA實現

    Reed-Solomon碼(簡稱RS碼)是一種具有很強糾正突發和隨機錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數字視頻廣播(DVB)等系統中具有廣泛的應用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進后的Euclid算法和改進后的BM算法，針對改進后的BM算法提出了一種流水線結構的譯碼器實現方案并改進了該算法的實現結構，在譯碼器復雜度和譯碼延時上作了折衷，降低了譯碼器的復雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設計實現了RS(255,239)編譯碼器，證明了該方案的可行性。

    標簽： FPGA RS編譯碼

    上傳時間： 2013-06-11

    上傳用戶：奇奇奔奔

  • 基于FPGA/CPLD實現的FFT算法與仿真分析

    可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域，與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比，基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性，能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構，提高了FFT的運算速度。同時，流水線寄存器能夠寄存蝶形運算中的公共項，這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器，降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度，本文在深入研究各種乘法器算法的基礎上，為蝶形處理器設計了一個并行乘法器。在實現該乘法器時，本文采用改進的布斯算法，用以減少部分積的個數。同時，使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符，證明了本文所提出的算法的正確性。 另外，本文還對設計結果提出了進一步的改進方案，在乘法器內加入一級流水線寄存器，使FFT的速度能夠提高到當前速度的兩倍，這在實時性要求較高的場合具有極高的實用價值。

    標簽： FPGA CPLD FFT 算法

    上傳時間： 2013-07-18

    上傳用戶：wpt

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