本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計，包括偶數分頻、非 50％占空比和 50％占空比的奇數分頻、半整數 （N+0.5）分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合，形成可使 用的電路，并在 ModelSim 上進行驗證。
標簽： FPGA CPLD VHDL 分頻器
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
利用PIC18f452系列寫的計時器中斷練習程式，其中包含了如何進入SLEEP的範例解說。
標簽： f452 PIC 18f 452
上傳時間： 2016-10-08
上傳用戶：cx111111
基於8951的計數器，用4位LED顯示，通過脈衝計數，每一個下降沿計數一個
標簽： 8951
上傳時間： 2013-11-29
上傳用戶：hgy9473
數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。
標簽： 數控 分頻器 數據 輸入端
上傳時間： 2016-10-13
上傳用戶：wangzhen1990
fredivn.vhd 偶數分頻 fredivn1.vhd 奇數分頻 frediv16.vhd 16分頻 PULSE.vhd 數控分頻器
標簽： vhd fredivn frediv PULSE
上傳時間： 2016-11-21
上傳用戶：zl5712176
主時鐘為15.36MHz的帶選通的8位輸出分頻器，可得到100Hz,120Hz,1kHz,10kHz的頻率
標簽： 15.36 MHz 主時鐘 8位
上傳時間： 2016-11-28
上傳用戶：lizhen9880
編譯器設計 Analysis-Synthesis Model 分析Analysis: 原始程式轉換成階層結構稱為樹(tree)，語法樹(syntax tree) 合成Synthesis: 產生目標碼
標簽： Analysis-Synthesis Analysis Model tree
上傳時間： 2016-12-01
上傳用戶：dengzb84
該模塊為分頻器，將1KHZ的時鐘頻率分頻成每分鐘一次的時鐘頻率 事實上，該源碼可以實現任意整數的分頻，主要讓N的值設置好相應的數字
標簽： 模塊 分頻器
上傳時間： 2013-12-30
上傳用戶：xlcky
利用VHDL語言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數分頻器）
標簽： VHDL 語言 分頻器 改變
上傳時間： 2013-12-23
上傳用戶：稀世之寶039
任意小數分頻器產生原理，及詳細說明文檔，任意數分頻(包括奇偶數和小數)的設計方法(含VHDL例子)
標簽： 小數分頻器
上傳時間： 2013-12-11
上傳用戶：daoxiang126
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