本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50％的奇數分頻。利用VHDL語言編程，并用QUARTERS||4.0進行仿真，用 FPGA 芯片實現。 關鍵詞：半整數，可控分頻器，VHDL, FPGA
標簽： VHDL 分頻 整數 系數
上傳時間： 2015-11-27
上傳用戶：tyler
本文：采用了FPGA方法來模擬高動態(Global Position System GPS)信號源中的C／A碼產生器。C／A碼在GPS中實現分址、衛星信號粗捕和精碼(P碼)引導捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現電路生成，采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。
標簽： GPS Position Global System
上傳時間： 2015-12-01
上傳用戶：李彥東
ARM綜合板子分時電度器計算電價，用電時數，分時用電時數，在不同寄存器中存儲。
標簽： ARM 分 電度 電價
上傳時間： 2015-12-02
上傳用戶：stella2015
以DSP為基礎之數位濾波器之設計,本計劃即是利用數位訊號處理(DSP)來設計無限脈衝響應(IIR)及有限脈衝響應(FIR)濾波器。
標簽： DSP IIR FIR 濾波器
上傳時間： 2013-12-25
上傳用戶：kristycreasy
vhdl語言描述分頻器，實現2、4、8、16……分頻，經過實踐
標簽： vhdl 語言 分頻器
上傳時間： 2013-12-30
上傳用戶：hongmo
verilog分頻器～時鐘為50hmz，波特率采用9600bps～
標簽： verilog hmz 50 分頻器
上傳時間： 2013-12-27
上傳用戶：lwwhust
lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。
標簽： lucene 2.0 net 分
上傳用戶：zhangzhenyu
DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
使用verilog編寫分頻器，包括奇分頻和偶分頻，可以進行任意奇偶分頻
標簽： verilog 編寫 分頻器
上傳時間： 2016-01-23
上傳用戶：stvnash
任意整數分頻器的vhdl源程序,放心使用. 無版權問題,歡迎copy.
標簽： vhdl copy 整數 分頻器
上傳時間： 2016-01-28
上傳用戶：372825274
蟲蟲下載站版權所有 京ICP備2021023401號-1
