本文對基于脈動陣列結(jié)構(gòu)的RSA公鑰密碼協(xié)處理器進(jìn)行了深入的研究，通過對Montgomery模乘思想的深入分析，確定了免減基2算法作為模乘運(yùn)算實(shí)現(xiàn)算法，同時系統(tǒng)的研究了脈動陣列結(jié)構(gòu)這一專用處理器設(shè)計(jì)模型，結(jié)合器件特性設(shè)計(jì)出一種適于在FPGA上實(shí)現(xiàn)的模乘運(yùn)算電路結(jié)構(gòu)，通過引入流水線技術(shù)，實(shí)現(xiàn)了兩次模乘運(yùn)算并行處理。在此基礎(chǔ)上，引入可變參數(shù)的設(shè)計(jì)理念，完成了可變參數(shù)模冪運(yùn)算電路的設(shè)計(jì)與實(shí)現(xiàn)工作，有效的提高了算法硬件實(shí)現(xiàn)的靈活性。
標(biāo)簽： FPGA RSA 加密 芯片設(shè)計(jì)
上傳時間： 2013-07-16
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數(shù)字存儲示波器（DSO）上世紀(jì)八十年代開始出現(xiàn)，由于當(dāng)時它的帶寬和分辨率較低，實(shí)時性較差，沒有具備模擬示波器的某些特點(diǎn)，因此并沒有受到人們的重視。隨著數(shù)字電路、大規(guī)模集成電路及微處理器技術(shù)的發(fā)展，尤其是高速模/數(shù)（A/D）轉(zhuǎn)換器及半導(dǎo)體存儲器（RAM）的發(fā)展，數(shù)字存儲示波器的采樣速率和實(shí)時性能得到了很大的提高，在工程測量中，越來越多的工程師用DSO來替代模擬示波器。 本文介紹了一款雙通道采樣速率達(dá)1GHz，分辨率為8Bits，實(shí)時帶寬為200MHz數(shù)字存儲示波器的研制。通過對具體功能和技術(shù)指標(biāo)的分析，提出了FPGA＋ARM架構(gòu)的技術(shù)方案。然后，本文分模塊詳細(xì)敘述了整機(jī)系統(tǒng)中部分模塊，包括前端高速A/D轉(zhuǎn)換器和FPGA的硬件模塊設(shè)計(jì)，數(shù)據(jù)處理模塊軟件的設(shè)計(jì)，以及DSO的GPIB擴(kuò)展接口邏輯模塊的設(shè)計(jì)。 本文在分析了傳統(tǒng)DSO架構(gòu)的基礎(chǔ)上，提出了本系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)方案。在高速A/D選擇上，國家半導(dǎo)體公司2005年推出的雙通道采樣速率達(dá)500MHz高速A/D轉(zhuǎn)換器芯片ADC08D500，利用其雙邊沿采樣模式（DES）實(shí)現(xiàn)對單通道1GHz的采樣速率，并且用Xilinx公司Spraten-3E系列FPGA作為數(shù)據(jù)緩沖單元和存儲單元，提高了系統(tǒng)的集成度和穩(wěn)定性。其中，F(xiàn)PGA緩沖單元完成對不同時基情況下多通道數(shù)據(jù)的抽取，處理單元完成對數(shù)據(jù)正弦內(nèi)插的計(jì)算，而DSO中其余數(shù)據(jù)處理功能包括數(shù)字濾波和FFT設(shè)計(jì)在后端的ARM內(nèi)完成。DSO中常用的GPIB接口放在FPGA內(nèi)集成，不僅充分利用了FPGA內(nèi)豐富的邏輯資源，而且降低了整機(jī)成本，也減少了電路規(guī)模。 最后，利用ChipscopePro工具對采樣系統(tǒng)進(jìn)行調(diào)試，并分析了數(shù)據(jù)中的壞數(shù)據(jù)產(chǎn)生的原因，提出了解決方案, 并給出了FPGA接收高速A/D的正確數(shù)據(jù)。
標(biāo)簽： FPGA 高速實(shí)時數(shù) 字存儲 示波器
上傳時間： 2013-07-07
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軟件無線電技術(shù)自20世紀(jì)90年代提出以后，在許多通信系統(tǒng)中得到了廣泛應(yīng)用。本文研究了一種軟件無線電數(shù)字通信系統(tǒng)方案的設(shè)計(jì)，并著重研究了其中中頻處理單元的設(shè)計(jì)和實(shí)現(xiàn)。針對實(shí)際應(yīng)用，本文提出了一個基于FPGA和DSP的軟件無線電中頻/基帶數(shù)字化處理系統(tǒng)的設(shè)計(jì)方案。該系統(tǒng)的特點(diǎn)是所有的中頻信號處理算法全部由軟件實(shí)現(xiàn)，它主要包括高速A/D、超大規(guī)模FPGA芯片、高速DSP芯片和外部存儲器等，其中超大規(guī)模FPGA芯片和高速的DSP芯片是系統(tǒng)的核心。DSP芯片采用的是TI公司的C6416，F(xiàn)PGA芯片采用的是Xilinx公司的XC2V2000FG676，既兼顧速度和靈活性，又具有較強(qiáng)的通用性。 本文根據(jù)“基于FPGA的中頻數(shù)字化處理平臺的建立及若干關(guān)鍵算法的實(shí)現(xiàn)”研究課題，主要完成了軟件無線電通信系統(tǒng)中頻數(shù)字化若干關(guān)鍵算法實(shí)現(xiàn)的任務(wù)，具體包括通用數(shù)字中頻板的設(shè)計(jì)、中頻板上FPGA和DSP、D/A的接口設(shè)計(jì)、各種數(shù)字通信關(guān)鍵技術(shù)（數(shù)字上/下變頻、調(diào)制解調(diào)、信道編譯碼、交織解交織等）的FPGA實(shí)現(xiàn)。本文研究的系統(tǒng)分別在Matlab、ISE、Modelsim、Visual DSP++、ChipScope Pro等軟件中進(jìn)行了仿真和驗(yàn)證，并已交付使用。結(jié)果表明，本文提出的方案正確可行，達(dá)到了預(yù)定要求。本文的工作對其它軟件無線電系統(tǒng)的實(shí)現(xiàn)也具有較大的參考價值。
標(biāo)簽： FPGA 中頻數(shù)字化 關(guān)鍵算法
上傳時間： 2013-04-24
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本文對OFDM基帶調(diào)制解調(diào)系統(tǒng)的：FPGA設(shè)計(jì)進(jìn)行了研究和論述，重點(diǎn)實(shí)現(xiàn)其中的RS碼編、譯碼模塊和基帶成形濾波器模塊。本文首先介紹了OFDM調(diào)制的原理和OFDM基帶調(diào)制解調(diào)系統(tǒng)的總體設(shè)計(jì)，以及FPGA設(shè)計(jì)的基本原則。接著介紹了RS碼的編碼原理和時域迭代譯碼算法，在此基礎(chǔ)上設(shè)計(jì)實(shí)現(xiàn)RS碼編碼器和譯碼器。然后介紹了成形濾波的原理和多種實(shí)現(xiàn)成形濾波器的結(jié)構(gòu)，采用多相結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn)了平方根升余弦滾降濾波器。
標(biāo)簽： FPGA OFDM 基帶 調(diào)制系統(tǒng)
上傳時間： 2013-06-11
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在數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的專用集成電路(ASIC)。但是ASIC因其設(shè)計(jì)周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。可編程邏輯器件的出現(xiàn)彌補(bǔ)了ASIC的缺陷，使得設(shè)計(jì)的系統(tǒng)變得更加靈活，設(shè)計(jì)的電路體積更加小型化，重量更加輕型化，設(shè)計(jì)的成本更低，系統(tǒng)的功耗也更小了。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPID等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 本論文撰寫的是用FPGA來實(shí)現(xiàn)無人小飛機(jī)系統(tǒng)中基帶信號的處理過程。整個信號處理過程全部采用VHDL硬件描述語言來設(shè)計(jì)，并用Modelsim仿真系統(tǒng)功能進(jìn)行調(diào)試，最后使用了Xilinx 公司可編程的FPGA芯片XC2S100完成，滿足系統(tǒng)設(shè)計(jì)的要求。 本文首先研究和討論了無線通信系統(tǒng)中基帶信號處理的總體結(jié)構(gòu)，接著詳細(xì)闡述了各個模塊的設(shè)計(jì)原理和方法，以及FPGA結(jié)果分析，最后就關(guān)鍵技術(shù)和難點(diǎn)作了詳細(xì)的分析和研究。本文的最大特色是整個系統(tǒng)全部采用FPGA的方法來設(shè)計(jì)實(shí)現(xiàn)，修改靈活，體積小，功耗小。本系統(tǒng)的設(shè)計(jì)包括了數(shù)字鎖相環(huán)、糾錯編解碼、碼組交織、擾碼加入、巴克碼插入、幀同步識別、DPSK調(diào)制解調(diào)及選擇了整體的時序，所有的組成部分都經(jīng)過了反復(fù)地修改和調(diào)試，取得了良好的數(shù)據(jù)處理效果，其關(guān)鍵之處與難點(diǎn)都得到了妥善地解決。本文分別在發(fā)射部分(編碼加調(diào)制)和接收部分(解調(diào)加解碼)相獨(dú)立和相聯(lián)系的情況下，獲得了仿真與實(shí)測結(jié)果。
標(biāo)簽： FPGA 無線通信系統(tǒng)
上傳時間： 2013-07-05
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一般由信源發(fā)出的數(shù)字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產(chǎn)生碼間干擾進(jìn)而直接影響傳輸?shù)目煽啃?，因而要對其進(jìn)行編碼以便傳輸。傳統(tǒng)的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復(fù)雜。FPGA(現(xiàn)場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規(guī)則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優(yōu)點(diǎn)?；谏鲜銮闆r，本文提出了基于FPGA的}tDB3編譯碼設(shè)計(jì)方案。 該研究的總體設(shè)計(jì)方案包括用MATLAB進(jìn)行HDB3編譯碼算法的驗(yàn)證，基于FPGA的HDB3碼編譯碼設(shè)計(jì)與仿真，結(jié)果分析與比較三大部分。為了保證該設(shè)計(jì)的可靠性，首先是進(jìn)行編譯碼的算法驗(yàn)證；其次通過在FPGA的集成設(shè)計(jì)環(huán)境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進(jìn)行時序仿真；最后將算法驗(yàn)證結(jié)果與仿真結(jié)果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設(shè)計(jì)具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優(yōu)點(diǎn)。
上傳時間： 2013-04-24
上傳用戶：siguazgb
AD系列芯片 1.模數(shù)轉(zhuǎn)換器 AD1380JD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級) AD1380KD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級) AD1671JQ 12位 1.25MHz采樣速率 帶寬2MHz模數(shù)轉(zhuǎn)換器(民用級) AD1672AP 12位 3MHz采樣速率 帶寬20MHz單電源模數(shù)轉(zhuǎn)換器(工業(yè)級) AD1674JN 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(民用級) AD1674AD 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(工業(yè)級)
標(biāo)簽： AD芯片
上傳時間： 2013-05-19
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軟件無線電(SDR)
標(biāo)簽： FPGA 全數(shù)字 擴(kuò)頻 收發(fā)機(jī)
上傳時間： 2013-06-13
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我公司開發(fā)小家電常用的芯片列表，用在腳浴盆控制板，LED控制板，咖啡機(jī)，果汁機(jī)，電話機(jī)，對講機(jī)，安防設(shè)備，工礦燈等
上傳時間： 2013-07-03
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隨著系統(tǒng)芯片(SoC)設(shè)計(jì)復(fù)雜度不斷增加，使得縮短面市時間的壓力越來越大。雖然IP核復(fù)用大大減少了SoC的設(shè)計(jì)時間，但是SoC的驗(yàn)證仍然非常復(fù)雜耗時。SoC和ASIC的最大不同之處在于它的規(guī)模和復(fù)雜的系統(tǒng)性，除了大量硬件模塊之外，SoC還需要大量的同件和軟件，如操作系統(tǒng)，驅(qū)動程序以及應(yīng)用程序等。面對SoC數(shù)目眾多的硬件模塊，復(fù)雜的嵌入式軟件，由于軟件仿真速度和仿真模犁的局限性，驗(yàn)證往往難以達(dá)到令人滿意的要求，耗費(fèi)了大最的時間，將給系統(tǒng)芯片的上市帶來嚴(yán)重的影響。為了減少此類情況的發(fā)生，在流樣片之前，進(jìn)行基于FPGA的系統(tǒng)原型驗(yàn)證，即在FPGA上快速地實(shí)現(xiàn)SoC設(shè)計(jì)中的硬件模塊，讓軟件模塊在真正的硬件環(huán)境中高速運(yùn)行，從而實(shí)現(xiàn)SoC設(shè)計(jì)的軟硬件協(xié)同驗(yàn)證。這種方法已經(jīng)成為SoC設(shè)計(jì)流程前期階段常用的驗(yàn)證方法。 在簡要分析幾種業(yè)內(nèi)常用的驗(yàn)證技術(shù)的基礎(chǔ)上，本文重點(diǎn)闡述了基于FPGA的SoC驗(yàn)證流程與技術(shù)。結(jié)合Mojox數(shù)碼相機(jī)系統(tǒng)芯片(以下簡稱為Mojox SoC)的FPGA原型驗(yàn)證平臺的設(shè)計(jì)，介紹了Mojox FPGA原型驗(yàn)證平臺的硬件設(shè)計(jì)過程和Mojox SoC的FPGA原型實(shí)現(xiàn)，并采用基于模塊的FPGA設(shè)計(jì)實(shí)現(xiàn)方法，加快了原型驗(yàn)證的工作進(jìn)程。 本文還介紹了Mojox SoC中ARM固件和PC應(yīng)用軟件等原型軟件的設(shè)計(jì)實(shí)現(xiàn)以及原型驗(yàn)證平臺的軟硬協(xié)同驗(yàn)證的過程。通過軟硬協(xié)同驗(yàn)證，本文實(shí)現(xiàn)了PC機(jī)對整個驗(yàn)證平臺的摔制，達(dá)到了良好的驗(yàn)證效果，且滿足了預(yù)期的設(shè)計(jì)要求。
標(biāo)簽： SoC 系統(tǒng)芯片 原型 驗(yàn)證技術(shù)
上傳時間： 2013-07-02
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