<bdo id="esc0y"></bdo> 本文研制的數據采集器，用于采集導彈過載模擬試車臺的各種參數,來評價導彈在飛行過程中的性能，由于試車臺是高速旋轉體，其工作環境惡劣，受電磁干擾大，而且設備要求高，如果遇到設備故障或設備事故，其損失相當巨大，保證設備的安全性和可靠性較為困難。 本文在分析數字通信技術的基礎上，選用了基于現場可編程邏輯陣列(FPGA)采用脈沖編碼調制(PCM)通信實現多路數據采集器的設計，其優點是FPGA技術在數據采集器中可以進行模塊化設計，增加了系統的抗干擾性、靈活性和適應性，并且可以將整個PCM通信系統設計成可編程序系統，用戶只要稍加變更程序，則系統的被測路數、幀結構、碼速率、標度等均可改變以適應任何場合。并且采用合理的糾錯和加密編碼能夠實現數據在傳輸工程中的完整性和安全性。 通過對PCM通信的特點研究，研制了一套集采集與傳輸的系統。文章給出了各個模塊的具體建模與設計，系統采用的是FPGA技術來實現數據采集和信號處理，采用VHDL實現了數字復接器和分接器、編解碼器、調制與解調模塊的建模與設計。采用基于NiosII實現串口通訊，構建了實時性和準確性通信網絡，實現了數據的采集。 測試數據和數據采集的實驗結果證明，采用FPGA技術實現PCM信號的編碼、傳輸、解碼，能夠有較強的抗干擾性、抗噪聲性能好、差錯可控、易加密、易與現代技術結合，并且誤碼率較低，要遠遠優于傳統的方法。
上傳時間： 2013-04-24
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電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業的發展，對我國廣播業開發技術、信號的傳輸質量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現有技術，以滿足人民群眾日益增長的需求。 本論文主要分析了現行廣播發射臺的數字廣播激勵器輸入接口的不足之處，根據歐洲ETS300799標準，實現了一種激勵器輸入接口的解決方案，這種方案將復接器送來的ETI(NA,G704)格式的碼流轉換成符合ETS300799標準ETI(NI)的標準碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強，提高了節目從演播室到發射臺的傳輸質量，特別是實時直播節目要求信號質量比較好時具有更大的作用。 本論文利用校驗位為奇數個的RS碼，對可檢不可糾的錯誤發出報警信號，通過其它方法替代原有信號，對音質影響不大，節省了糾正這個錯誤的資源和開發成本。 同時，我們采用FPGA硬件開發平臺和VHDL硬件描述語言編寫代碼實現硬件功能，而不采用專用芯片實現功能，使得修改電路和升級變得異常方便，大大提高了開發產品的效率，降低了成本。 經過軟件仿真和硬件驗證，本系統已經基本實現了預想的功能，擴展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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通過駐極體話筒對音樂聲量進行采集后，把采集的信號進行放大整流濾波，并通過555構成的壓控振蕩器把音樂的聲量信號轉化成變化的振蕩頻率，即通過聲量的大小來產生相應頻率的振蕩信號，再經過二進制計數器對該振蕩輸出的脈沖進行計數輸出四種不同的狀態，通過二-四譯碼器對計數器輸出狀態進行譯碼產生相應的選通信號控制燈流接口電路 ，接口電路驅動一列信號指示燈,實現燈流速度隨音樂聲量大小而相應變化的效果。
上傳時間： 2013-04-24
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LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下，結合連續相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統誤碼率低于10-4。根據課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現的一個障礙；論文針對實際系統的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環編碼器和二階準循環編碼器。 對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后，在FPGA中硬件實現了串行準循環編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。
上傳時間： 2013-08-02
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數據壓縮率：在同等編碼質量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現很高的數據壓縮率，但這是以增加實現的復雜性為代價的。在已有的硬件實現方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現流程，并在仔細分析了H.264/AVC碼流結構的基礎上，總結出了影響CABAC解碼效率的各個環節，并以此為出發點，對CABAC解碼所需中的各個功能模塊進行了優化設計，設計出一種新的CABAC解碼器結構，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據CABAC的碼流結構特性，采用4個子解碼器級聯的方式來進一步提高解碼速率。 最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結果顯示，該CABAC解碼器結構顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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H.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 本文以實現D1格式的H.264/AVC實時編碼器為目標，作者負責系統架構設計，軟硬件劃分以及部分模塊的硬件算法設計與實現。通過對H.264/AVC編碼器中主要模塊的算法復雜度的評估，算法特點的分析，同時考慮到編碼器系統的可伸縮性，可擴展性，本文采用了DSP+FPGA的系統架構。DSP充當核心處理器，而FPGA作為協處理器，針對編碼器中最復雜耗時的模塊一運動估計模塊，設計相應的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，其中一個主要的不同在于幀間預測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預測，可以改善運動補償精度，提高圖像質量和編碼效率，但同時也大大增加了編碼器的復雜度，因此需要設計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設計與實現，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設計中，將多處理器技術和流水線技術相結合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結構以提供高數據吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環境下建立測試平臺，完成了對整個設計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進行優化，從而使工作頻率最終達到134MHz，分析數據表明該模塊能夠滿足編碼器的實時性要求。
上傳時間： 2013-07-24
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數字語音通信是當前信息產業中發展最快、普及面最廣的業務。語音信號壓縮編碼是數字語音信號處理的一個方面，它和通信領域聯系最為密切。在現有的語音編碼中，美國聯邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數字信號處理和通信領域具有著獨特的優勢。現代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。 在Simulink環境下運用SignalCompiler對編解碼系統進行功能仿真，為了便于仿真，系統中沒有設計的模塊在Simulink中用數學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統編解碼后語音質量基本良好。
上傳時間： 2013-06-02
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在傳統的電力電子電路中，DC/DC變換器通常采用模擬電路實現電壓或電流的控制。數字控制與模擬控制相比，有著顯著的優點，數字控制可以實現復雜的控制策略，同時大大提高系統的可靠性和靈活性，并易于實現系統的智能化。但目前數字控制基本上限于電力傳動領域，DC/DC變換器由于其開關頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發生等大多采用專用控制芯片實現。FPGA由于其快速性、靈活性及保密性等優點，近年來在數字控制領域受到越來越多的關注?；贔PGA的DC/DC變換器是電力電子領域重要的研究方向之一。本文研究了同步Buck變換器的建模、設計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發板實現了Buck變換器的全數字控制。 論文首先從Buck變換器的理論分析入手，根據它的物理特性，研究了該變換器的狀態空間平均模型和小信號分析。為了獲得高性能的開關電源，提出并分析了混雜模型設計方案，然后進行了控制器設計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結果。論文還著重論述了開關電源的數字控制器部分，數字控制器一般由三個主要功能模塊組成：模數轉換器、數字脈寬調制器(Digital PulseWidth Modulation：DPWM)和數字補償器。文中重點研究了DPWM和數字補償器，闡述了目前高頻數字控制變換器中存在的主要問題，特別是高頻狀態下DPWM分辨率較低，影響控制精度，甚至引起極限環(Limit Cycling)現象，對DPWM分辨率的提高與系統硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設計了兩種數字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統性能的目的。 設計完成后，作者使用ISE 9.1i軟件進行了FPGA實現的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設計，采用32MHz的硬件晶振實現了11-bit的DPWM分辨率，開關頻率達到1MHz，得到了滿意的系統性能，論文最后給出了仿真和實驗結果。
上傳時間： 2013-07-23
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偏移正交相移鍵控(OQPSK：Offset Quadrature Phase Shift Keying)調制技術是一種恒包絡調制技術，具有頻譜利用率高、頻譜特性好等特點，廣泛應用于衛星通信和移動通信領域。 論文以某型偵收設備中OQPSK解調器的全數字化為研究背景，設計并實現了基于FPGA的全數字OQPSK調制解調器，其中調制器主要用于仿真未知信號，作為測試信號源。論文研究了全數字OQPSK調制解調的基本算法，包括成形濾波器、NCO模型、載波恢復、定時恢復等；完成了整個調制解調算法的MATLAB仿真。在此基礎上，采用VHDL硬件描述語言在Xilinx公司ISE7.1開發環境下設計并實現了各個算法模塊，并在硬件平臺上加以實現。通過實際現場測試，實現了對所偵收信號的正確解調。論文還實現了解調器的百兆以太網接口，使得系統可以方便地將解調數據發送給計算機進行后續處理。
上傳時間： 2013-05-19
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本文介紹了一種采用單片FPGA 芯片進行出租車計費器的設計方法，主要闡述如何使用新興的EDA 器件取代傳統的電子設計方法，利用FPGA 的可編程性，簡潔而又多變的設計方法，縮短了研發周期，同時使出租車計費器體積更小功能更強大。本設計不僅實現了出租車計費器所需的一些基本功能，同時考慮到出租車行業的一些特殊性，更注重了把一些新的思路加入到設計中。主要包括采用了FPGA 芯片，使用VHDL 語言進行編程，使其具有了更強的移植性，更加利于產品升級；利用LCD 液晶顯示取代了傳統的LED顯示，使其在顯示時更靈活多變，可以按需要改變顯示內容而不拘泥于硬件； 靈活的計價標準設定使得油價波動等成本因數和出租車價格聯動成為可能； 同時也增加了統計功能、密碼設定、超速警報、路橋費等新的功能使得本設計更加具有實用價值。
上傳時間： 2013-08-02
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