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基于DSPFPGA的H264AVC實(shí)時(shí)編碼器

  • 資源大?。?/b>2351 K
  • 上傳時(shí)間: 2013-07-24
  • 上傳用戶:unfswagi
  • 資源積分:2 下載積分
  • 標(biāo)      簽: DSPFPGA H264 264 AVC

資 源 簡(jiǎn) 介

H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn),采用了近幾年視頻編碼方面的先進(jìn)技術(shù),以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 本文以實(shí)現(xiàn)D1格式的H.264/AVC實(shí)時(shí)編碼器為目標(biāo),作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計(jì),軟硬件劃分以及部分模塊的硬件算法設(shè)計(jì)與實(shí)現(xiàn)。通過對(duì)H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評(píng)估,算法特點(diǎn)的分析,同時(shí)考慮到編碼器系統(tǒng)的可伸縮性,可擴(kuò)展性,本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器,而FPGA作為協(xié)處理器,針對(duì)編碼器中最復(fù)雜耗時(shí)的模塊一運(yùn)動(dòng)估計(jì)模塊,設(shè)計(jì)相應(yīng)的硬件加速引擎,以提供編碼器所需要的實(shí)時(shí)性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案,其中一個(gè)主要的不同在于幀間預(yù)測(cè)采用了可變塊尺寸的運(yùn)動(dòng)估計(jì),同時(shí)運(yùn)動(dòng)向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用,以及更加精確的亞像素位置的預(yù)測(cè),可以改善運(yùn)動(dòng)補(bǔ)償精度,提高圖像質(zhì)量和編碼效率,但同時(shí)也大大增加了編碼器的復(fù)雜度,因此需要設(shè)計(jì)專門的硬件加速引擎。 本文給出了1/4像素精度的運(yùn)動(dòng)估計(jì)基于FPGA的硬件算法設(shè)計(jì)與實(shí)現(xiàn),包括整像素搜索,像素插值,亞像素(1/2,1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計(jì)中,將多處理器技術(shù)和流水線技術(shù)相結(jié)合,提供高性能的并行計(jì)算能力,同時(shí),采用合理的存儲(chǔ)器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量,滿足運(yùn)算的帶寬要求,并使編碼器具有較好的可伸縮性。最后,在Modelsim環(huán)境下建立測(cè)試平臺(tái),完成了對(duì)整個(gè)設(shè)計(jì)的RTL級(jí)的仿真驗(yàn)證,并針對(duì)Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化,從而使工作頻率最終達(dá)到134MHz,分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實(shí)時(shí)性要求。

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