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Java 2 圖形設計卷1 AWT Java 2 圖形設計卷2 SWING 主要內容包括同位體、輕量構件、剪貼板與數據傳輸、顏色、無鼠標操作、打印、布局管理器、國際化、串行化、滾動性，字體與字號以及AWT,swing中的各種構件
上傳時間： 2016-08-08
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執行步驟1: 執行EX1126程式進入學生考試系統 權限描述: 使用者查詢:於”姓名”中輸入”Arno”,於”學號”中輸入”good”,再按下”使用者查詢” 即可查詢. 修改使用者:於”姓名”中輸入”GUEST”,於”學號”中輸入”0000”,再按下” 修改使用者即可修改: 功能描述: 使用者開始考試,於”姓名”中輸入自己的姓名,於”學號”中輸入學號,再按下” 考試去”即可: 開始考試,同時系統紀錄考生狀態為”1”. 使用者考試,完成後按下”結算成績”,同時系統顯示紀錄考生該科分數,同時清除考生登入狀態,使其無法重覆考試,老師並可查詢考生成績.
上傳時間： 2016-07-31
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學會一個程式語言，是一回事兒；學會如何以此語言設計並實作出有效的程式，又是一回事兒。C++ 尤其如此，因為它很不尋常地涵蓋了罕見的威力和豐富的表現力，不但建立在一個全功能的傳統語言（C）之上，更提供極為廣泛的物件導向（object-oriented）性質，以及對templates 和exceptions（異常狀態）的支援。
標簽： 程式
上傳時間： 2013-12-09
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經由改變外部閘極電阻(gate resistors)或增加一個跨在汲極(drain)和源極(source)的小電容來調整MOSFET的di/dt和dv/dt，去觀察它們如何對EMI產生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個有著單組輸出+12V/4.1A及初級側MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉接器(adapter)來做傳導性及輻射性EMI測試。
上傳時間： 2014-09-08
上傳用戶：swing
Matlab 是套應用於科學與工程領 域中數 值計算、分析與模擬的應用軟體，結合了 數 值分析、矩陣運算及繪圖等功能，功能強大、操作介面簡易 。在大學線性代數 及微積分課程中均可應用 Matlab 來 輔助學習。
上傳時間： 2013-12-23
上傳用戶：zuozuo1215
主要內容一、物聯網概念的提出與演進二、世界主要國家/地區物聯網發展概況三、物聯網中的關鍵問題與典型案例四、物聯網相關標準發展概況五、RFID與嵌入式系統物聯網概念的提出與演進1999年，EPC global前身麻省理工Auto-ID中心提出"Internet of Things"的構想：物品上裝置的電子標簽存儲唯一的EPC碼，利用RFID技術完成標簽數據的自動采集，通過與互聯網相連的EPC IS服務器提供對應該EPC的物品信息-物品信息互聯網絡2005年，國際電信聯盟（ITU）發布名為《Internet of Things》的技術報告：“物聯網”是信息和通信技術（ICTs）中的新維度from anytime，any place connectivity for anyone，we will now have connectivity for anything RFID技術、傳感器技術和嵌入式智能技術是物聯網的基礎使能性技術2008年，IBM提出“智慧的地球：Smart Planet"首先，各種創新的感應科技被嵌入各種物體和設施中，令物質世界被極大程度的數據化第二，隨著網絡的高度發達，人、數據和各種事物都將以不同方式聯入網絡第三，先進的技術和超級計算機則可以對這些堆積如山的數據進行整理、加工和分析，將生硬的數據轉化成實實在在的洞察，并幫助人們做出正確的行動決策
上傳時間： 2022-06-26
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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一種基于ATmega16和FC222-CH的無線水位檢測系統。該系統由無線通信模塊、電源模塊、AD轉換模塊、上位機模塊組成，實現了水位的無線檢測、運行故障報警等功能，并配以自行設計的LabVIEW 8.5上位機顯示界面，使整套開發系統兼備可視化與實時性的雙重要求。
上傳時間： 2014-12-29
上傳用戶：agent
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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JAVA基礎doc1、面向對象的特征有哪些方面 1.抽象： 抽象就是忽略一個主題中與當前目標無關的那些方面，以便更充分地注意與當前目標有關的方面。抽象并不打算了解全部問題，而只是選擇其中的一部分，暫時不用部分細節。抽象包括兩個方面，一是過程抽象，二是數據抽象。 2.繼承： 繼承是一種聯結類的層次模型，并且允許和鼓勵類的重用，它提供了一種明確表述共性的方法。對象的一個新類可以從現有的類中派生，這個過程稱為類繼承。新類繼承了原始類的特性，新類稱為原始類的派生類（子類），而原始類稱為新類的基類（父類）。派生類可以從它的基類那里繼承方法和實例變量，并且類可以修改或增加新的方法使之更適合特殊的需要。 3.封裝： 封裝是把過程和數據包圍起來，對數據的訪問只能通過已定義的界面。面向對象計算始于這個基本概念，即現實世界可以被描繪成一系列完全自治、封裝的對象，這些對象通過一個受保護的接口訪問其他對象。 4. 多態性： 多態性是指允許不同類的對象對同一消息作出響應。多態性包括參數化多態性和包含多態性。多態性語言具有靈活、抽象、行為共享、代碼共享的優勢，很好的解決了應用程序函數同名問題。
上傳時間： 2014-09-11
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