本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時間： 2013-04-24
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一個很好用的adf4350寄存器配置軟件，省卻了您繁瑣的計算寄存器值的時間
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隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速復(fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對整個空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對多個信號源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計中,用VHDL語言對高速復(fù)接器進(jìn)行行為級建模,為了驗(yàn)證這個模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動作特點(diǎn),對程序輸入信號進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計硬件電路,設(shè)計出的實(shí)際電路實(shí)現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實(shí)驗(yàn)調(diào)試中對FPGA的輸出數(shù)據(jù)進(jìn)行檢驗(yàn),同時對設(shè)計方法進(jìn)行驗(yàn)證.驗(yàn)證結(jié)果完全符合設(shè)計目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計高速復(fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).
上傳時間： 2013-07-17
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作為一項(xiàng)正在興起的無線應(yīng)用服務(wù),無線局域網(wǎng)已在機(jī)場、校園、會議室、甚至在家庭都有所應(yīng)用.它正叩開高速無線數(shù)據(jù)業(yè)務(wù)市場的大門.目前,無線局域網(wǎng)仍處于眾多標(biāo)準(zhǔn)共存時期.每一標(biāo)準(zhǔn)的背后都有大公司或者大集團(tuán)的支持.在眾多無線局域網(wǎng)協(xié)議中IEEE802.11a協(xié)議是很有特色的一個,它的優(yōu)勢在于采用了正交頻分復(fù)用(OFDM)方式來傳輸數(shù)據(jù),該技術(shù)可幫助提高速度和改進(jìn)信號質(zhì)量,并可克服干擾,因此得到眾多關(guān)注.為了讓這種高速的局域網(wǎng)真正應(yīng)用到實(shí)際中,我們的項(xiàng)目就是要在硬件上實(shí)現(xiàn)基于IEEE802.11a協(xié)議的OFDM系統(tǒng)的發(fā)射機(jī)和接收機(jī),而本文的主要工作就是用FPGA實(shí)現(xiàn)這個系統(tǒng)的內(nèi)接收機(jī).內(nèi)接收機(jī)主要包括同步估計和信道估計.但是目前OFDM系統(tǒng)中包括同步、信道編碼、信道估計、用戶檢測、降低峰均比等一些關(guān)鍵技術(shù)在具體實(shí)現(xiàn)上還存在著一些困難.許多文獻(xiàn)對這些關(guān)鍵技術(shù)基本停留在理論上的討論,與具體的實(shí)現(xiàn)還存在很大的差距.因此本文通過研究同步和信道估計的多種算法的性能和其實(shí)現(xiàn)的復(fù)雜度,提出一種適合在IEEE802.11a協(xié)議環(huán)境下的同步算法和信道估計,用FPGA加以實(shí)現(xiàn).首先本文總結(jié)了目前OFDM系統(tǒng)信道估計的算法.在此基礎(chǔ)上詳細(xì)的討論了基于IEEE802.11a協(xié)議的OFDM系統(tǒng)可以采用的信道估計方法:(1)提出了借助訓(xùn)練序列的LS估計法和LS-average估計法,分別在AWGN信道和多徑信道對這兩種方法進(jìn)行了比較,證明無論在哪種信道環(huán)境下后者性能都要好于前者.為了能夠進(jìn)一步提高信道估計器的性能,在LS-average算法的基礎(chǔ)上提出了消噪算法(NRA).(2)提出了借助導(dǎo)頻的DFT插值算法.其次本文總結(jié)了目前OFDM系統(tǒng)同步的算法.OFDM系統(tǒng)同步包括定時同步和載波同步,其中定時同步又分為符號同步和抽樣同步.本文主要是研究定時同步,而載波同步只是簡單的討論,因?yàn)樵谶@項(xiàng)目中這是另有負(fù)責(zé)人.本文針對基于IEEE802.11a協(xié)議的OFDM系統(tǒng)把定時同步分為粗定時同步和細(xì)定時同步.然后分別對粗定時同步和細(xì)定時同步進(jìn)行了詳細(xì)的討論.其中對粗定時同步的方法有:利用短訓(xùn)練序列和利用循環(huán)前綴,并對這兩種方法進(jìn)行了比較.對細(xì)定時同步是利用導(dǎo)頻來跟蹤.最后根據(jù)前面兩章提出的算法所分析的結(jié)果,以及突發(fā)OFDM系統(tǒng)的信號和信道特征,選取了其中一種信道估計算法和定時同步算法,結(jié)合合作伙伴所提出的載波同步算法一起用FPGA實(shí)現(xiàn)整個基于IEEE802.11a協(xié)議的OFDM系統(tǒng)的內(nèi)接收機(jī),并分別測試了各個模塊的性能以及綜合模塊的性能.
標(biāo)簽： 80211a 80211 IEEE FPGA
上傳時間： 2013-05-26
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變頻器矢量控制及PID控制變頻器矢量控制及PID控制
上傳時間： 2013-04-24
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卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實(shí)用價值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
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數(shù)字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺做了相應(yīng)的譯碼性能仿真。我們設(shè)計了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計中采用計數(shù)器、定時器等器件實(shí)現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運(yùn)行于40MHZ系統(tǒng)時鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動通信系統(tǒng)。
上傳時間： 2013-06-24
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該文首先分析了線路碼的一般問題;其次分析了正碼速調(diào)整的基本原理及所涉及的一般問題,并說明了用FPGA進(jìn)行電路設(shè)計的一般方法;最后分析了該系統(tǒng)所產(chǎn)生的抖動,如抖動的產(chǎn)生,分類以及如何減小抖動等,并對該課題所產(chǎn)生的兩類抖動即正碼速調(diào)整引入的侯時抖動和平滑鎖相環(huán)引入的抖動進(jìn)行了分析,并用Matlab仿真工具對鎖相環(huán)的抖動與其環(huán)路帶寬之間的關(guān)系進(jìn)行了仿真與計算. 作者的工作主要包括: 1.利用FPGA完成了復(fù)接、分接系統(tǒng)的設(shè)計和調(diào)試.2.利用FPGA完成了HDB3線路碼的設(shè)計與調(diào)試.3.利用鎖相環(huán)完成了碼速恢復(fù).4,對該復(fù)接分接系統(tǒng)所產(chǎn)生的抖動進(jìn)行了理論分析和仿真.5.對FPGA進(jìn)行了誤碼率測試,誤碼性能優(yōu)于10
標(biāo)簽： FPGA 數(shù)字復(fù)接器
上傳時間： 2013-04-24
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用c#編寫的 音樂播放器播放源碼 能實(shí)現(xiàn)基本本地音樂的播放功能-Written with c# music player, the local source to achieve basic music playback
上傳時間： 2013-07-22
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目錄 第1章 概述 1.1 采用C語言提高編制單片機(jī)應(yīng)用程序的效率 1.2 C語言具有突出的優(yōu)點(diǎn) 1.3 AvR單片機(jī)簡介 1.4 AvR單片機(jī)的C編譯器簡介 第2章 學(xué)習(xí)AVR單片機(jī)C程序設(shè)計所用的軟件及實(shí)驗(yàn)器材介紹 2.1 IAR Enlbedded Workbench IDE C語言編譯器 2.2 AVR Studio集成開發(fā)環(huán)境 2.3 PonyProg2000下載軟件及SL—ISP下載軟件 2.4 AVR DEM0單片機(jī)綜合實(shí)驗(yàn)板 2.5 AvR單片機(jī)JTAG仿真器 2.6 并口下載器 2.7 通用型多功能USB編程器 第3章 AvR單片機(jī)開發(fā)軟件的安裝及第一個入門程序 3.1 安裝IAR for AVR 4.30集成開發(fā)環(huán)境 3.2 安裝AVR Studio集成開發(fā)環(huán)境 3.3 安裝PonyProg2000下載軟件 3.4 安裝SLISP下載軟件 3.5 AvR單片機(jī)開發(fā)過程 3.6 第一個AVR入門程序 第4章 AVR單片機(jī)的主要特性及基本結(jié)構(gòu) 4.1 ATMEGA16(L)單片機(jī)的產(chǎn)品特性 4.2 ATMEGA16(L)單片機(jī)的基本組成及引腳配置 4.3 AvR單片機(jī)的CPU內(nèi)核 4.4 AvR的存儲器 4.5 系統(tǒng)時鐘及時鐘選項(xiàng) 4.6 電源管理及睡眠模式 4.7 系統(tǒng)控制和復(fù)位 4.8 中斷 第5章 C語言基礎(chǔ)知識 5.1 C語言的標(biāo)識符與關(guān)鍵字 5.2 數(shù)據(jù)類型 5.3 AVR單片機(jī)的數(shù)據(jù)存儲空間 5.4 常量、變量及存儲方式 5.5 數(shù)組 5.6 C語言的運(yùn)算 5.7 流程控制 5.8 函數(shù) 5.9 指針 5.10 結(jié)構(gòu)體 5.11 共用體 5.12 中斷函數(shù) 第6章 ATMEGA16(L)的I/O端口使用 6.1 ATMEGAl6(L)的I/O端口 6.2 ATMEGAl6(L)中4組通用數(shù)字I/O端口的應(yīng)用設(shè)置 6.3 ATMEGA16(L)的I/O端口使用注意事項(xiàng) 6.4 ATMEGAl6(L)PB口輸出實(shí)驗(yàn) 6.5 8位數(shù)碼管測試 6.6 獨(dú)立式按鍵開關(guān)的使用 6.7 發(fā)光二極管的移動控制(跑馬燈實(shí)驗(yàn)) 6.8 0～99數(shù)字的加減控制 6.9 4×4行列式按鍵開關(guān)的使用 第7章 ATMEGAl6(L)的中斷系統(tǒng)使用 7.1 ATMEGA16(L)的中斷系統(tǒng) 7.2 相關(guān)的中斷控制寄存器 7.3 INT1外部中斷實(shí)驗(yàn) 7.4 INTO／INTl中斷計數(shù)實(shí)驗(yàn) 7.5 INTO／INTl中斷嵌套實(shí)驗(yàn) 7.6 2路防盜報警器實(shí)驗(yàn) 7.7 低功耗睡眠模式下的按鍵中斷 7.8 4×4行列式按鍵的睡眠模式中斷喚醒設(shè)計 第8章 ATMEGAl6(L)驅(qū)動16×2點(diǎn)陣字符液晶模塊 8.1 16×2點(diǎn)陣字符液晶顯示器概述 8.2 液晶顯示器的突出優(yōu)點(diǎn) 8.3 16×2字符型液晶顯示模塊(LCM)特性 8.4 16×2字符型液晶顯示模塊(LCM)引腳及功能 8.5 16×2字符型液晶顯示模塊(LCM)的內(nèi)部結(jié)構(gòu) 8.6 液晶顯示控制驅(qū)動集成電路HD44780特點(diǎn) 8.7 HD44780工作原理 8.8 LCD控制器指令 8.9 LCM工作時序 8.10 8位數(shù)據(jù)傳送的ATMEGAl6(L)驅(qū)動16×2點(diǎn)陣字符液晶模塊的子函數(shù) 8.11 8位數(shù)據(jù)傳送的16×2 LCM演示程序1 8.12 8位數(shù)據(jù)傳送的16×2 LCM演示程序2 8.13 4位數(shù)據(jù)傳送的ATMEGA16(L)驅(qū)動16×2點(diǎn)陣字符液晶模塊的子函數(shù) 8.14 4位數(shù)據(jù)傳送的16×2 LCM演示程序 第9章 ATMEGA16(L)的定時/計數(shù)器 9.1 預(yù)分頻器和多路選擇器 9.2 8位定時/計時器T/C0 9.3 8位定時/計數(shù)器0的寄存器 9.4 16位定時/計數(shù)器T/C1 9.5 16位定時/計數(shù)器1的寄存器 9.6 8位定時/計數(shù)器T/C2 9.7 8位T/C2的寄存器 9.8 ICC6.31A C語言編譯器安裝 9.9 定時/計數(shù)器1的計時實(shí)驗(yàn) 9.10 定時/計數(shù)器0的中斷實(shí)驗(yàn) 9.11 4位顯示秒表實(shí)驗(yàn) 9.12 比較匹配中斷及定時溢出中斷的測試實(shí)驗(yàn) 9.13 PWM測試實(shí)驗(yàn) 9.14 0～5 V數(shù)字電壓調(diào)整器 9.15 定時器(計數(shù)器)0的計數(shù)實(shí)驗(yàn) 9.16 定時/計數(shù)器1的輸入捕獲實(shí)驗(yàn) ......
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