1.檢測CPU的型號 2.檢測記憶體狀態(tài) 3.檢測可用硬碟空間 4.檢測CD－ROM
上傳時(shí)間： 2014-01-14
上傳用戶：84425894
將IDE硬盤與44B0相接，接著把此IDE3.C放入KERNEL一起編譯完成後，開啟便能抓到此硬盤
上傳時(shí)間： 2014-09-09
上傳用戶：ruixue198909
三星2410,WinCE5.0下的硬盤IDE驅(qū)動(dòng).
上傳時(shí)間： 2013-12-22
上傳用戶：asdkin
三星2410,廣州友善之臂開發(fā)板附帶的linux下的硬盤IDE驅(qū)動(dòng).
上傳時(shí)間： 2014-11-22
上傳用戶：jennyzai
AT24C01~24C16燒錄器程序,可以通過麼MENU選擇燒錄IC型號
上傳時(shí)間： 2013-12-22
上傳用戶：lanwei
系統(tǒng)硬件測試,主板的型號，顯卡類形等硬件信息
上傳時(shí)間： 2013-12-18
上傳用戶：wl9454
查看硬體編號，需安裝windows WDK或WDM
標(biāo)簽：
上傳時(shí)間： 2016-12-22
上傳用戶：410805624
硬盤工具id修改硬 盤id 分區(qū)工具 盤id 分區(qū)工具
上傳時(shí)間： 2017-09-09
上傳用戶：lili123
當(dāng)今的船用導(dǎo)航雷達(dá)具有數(shù)字化、多功能、高性能、多接口、網(wǎng)絡(luò)化。同時(shí)要求具有高可靠性、高集成度、低成本，信號處理單元的小型化，產(chǎn)品更新周期短。要同時(shí)滿足上述需求，高集成度的器件應(yīng)用是必須的。同時(shí)開發(fā)周期要短，需求軟件的可移植性要強(qiáng)，并且是模塊化設(shè)計(jì)，現(xiàn)場可編程門陣列器件(FPGA)已經(jīng)成為設(shè)計(jì)首選。 現(xiàn)場可編程門陣列是基于通過可編程互聯(lián)連接的可配置邏輯塊(CLB)矩陣的可編程半導(dǎo)體器件。與為特殊設(shè)計(jì)而定制的專用集成電路(ASIC)相對，F(xiàn)PGA可以針對所需的應(yīng)用或功能要求進(jìn)行編程。雖然具有一次性可編程(OTP)FPGA，但是主要是基于SRAM的，其可隨著設(shè)計(jì)的演化進(jìn)行重編程。CLB是FPGA內(nèi)的基本邏輯單元。實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)由4或6個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成的可配置開關(guān)矩陣。開關(guān)矩陣是高度靈活的，可以進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。當(dāng)今的FPGA已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時(shí)鐘管理和：DSP)的硬(ASIC型)塊。由于具有可編程特性，所以FPGA是眾多市場的理想之選。它高集成度，以及用于設(shè)計(jì)的強(qiáng)大軟件平臺(tái)、IP核、在線升級可滿足需求。 本文介紹了基于FPGA實(shí)現(xiàn)船用導(dǎo)航雷達(dá)數(shù)字信號處理的設(shè)計(jì)，這是一個(gè)具體的、已經(jīng)完成并進(jìn)行小批量生產(chǎn)的產(chǎn)品，對指導(dǎo)實(shí)踐具有一定意義。
標(biāo)簽： 導(dǎo)航雷達(dá) 數(shù)字信號處理
上傳時(shí)間： 2013-04-24
上傳用戶：稀世之寶039
FPGA那些事兒--TimeQuest靜態(tài)時(shí)序分析REV7.0，F(xiàn)PGA開發(fā)必備技術(shù)資料--262頁。前言這是筆者用兩年構(gòu)思準(zhǔn)備一年之久的筆記，其實(shí)這也是筆者的另一種挑戰(zhàn)。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對原理和HDL 內(nèi)容作出解釋即可，雖然《Verilog HDL 那些事兒》夾雜著許多筆者對Verilog 的獨(dú)特見解，不過這些內(nèi)容都可以透過想象力來彌補(bǔ)。然而《工具篇I》需要一定的基礎(chǔ)才能書寫。兩年前，編輯《時(shí)序篇》之際，筆者忽然對TimeQuest 產(chǎn)生興趣，可是筆者當(dāng)時(shí)卻就連時(shí)序是什么也不懂，更不明白時(shí)序有理想和物理之分，為此筆者先著手理想時(shí)序的研究。一年后，雖然已掌握解理想時(shí)序，但是筆者始終覺得理想時(shí)序和TimeQuest 之間缺少什么，這種感覺就像磁極不會(huì)沒有原因就相互吸引著？于是漫長的思考就開始了... 在不知不覺中就寫出《整合篇》。HDL 描述的模塊是軟模型，modelsim 仿真的軟模型是理想時(shí)序。換之，軟模型經(jīng)過綜合器總綜合以后就會(huì)成為硬模型，也是俗稱的網(wǎng)表。而TimeQuest 分析的對象就是硬模型的物理時(shí)序。理想時(shí)序與物理時(shí)序雖然與物理時(shí)序有顯明的區(qū)別，但它們卻有黏糊的關(guān)系，就像南極和北極的磁性一樣相互作用著。編輯《工具篇I》的過程不也是一番風(fēng)順，其中也有擱淺或者靈感耗盡的情況。《工具篇I》給筆者最具挑戰(zhàn)的地方就是如何將抽象的概念，將其簡化并且用語言和圖形表達(dá)出來。讀者們可要知道《工具篇I》使用許多不曾出現(xiàn)在常規(guī)書的用詞與概念... 但是，不曾出現(xiàn)并不代表它們不復(fù)存在，反之如何定義與實(shí)例化它們讓筆者興奮到夜夜失眠?！豆ぞ咂?I》的書寫方式依然繼承筆者往常的筆記風(fēng)格，內(nèi)容排版方面雖然給人次序不一的感覺，不過筆者認(rèn)為這種次序?qū)W(xué)習(xí)有最大的幫助。編輯《工具篇I》辛苦歸辛苦，但是筆者卻很熱衷，心情好比小時(shí)候研究新玩具一般，一邊好奇一邊疑惑，一邊學(xué)習(xí)一邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧！？
標(biāo)簽： FPGA TimeQues 靜態(tài)時(shí)序分析 Verilog HDL
上傳時(shí)間： 2022-05-02
上傳用戶：qdxqdxqdxqdx
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
