基于解決Xmodem協(xié)議中CRC校驗(yàn)的目的，以經(jīng)典的LFSR硬件電路為基礎(chǔ)，采用了按字節(jié)并行運(yùn)算CRC校驗(yàn)碼，以及多字節(jié)CRC算法的方法。在Quartus II環(huán)境下，通過以VHDL語言仿真試驗(yàn)，得出Xmodem協(xié)議中CRC校驗(yàn)，以多字節(jié)循環(huán)并行CRC算法能夠滿足高速實(shí)時(shí)性要求的結(jié)論。
標(biāo)簽： Xmodem FPAG CRC 協(xié)議
上傳時(shí)間： 2013-11-18
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XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時(shí)間： 2013-11-19
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WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時(shí)間： 2013-11-07
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提出一種利用FPGA實(shí)現(xiàn)相關(guān)干涉儀測向算法的方法，給出了測向系統(tǒng)的結(jié)構(gòu)和組成框圖，并詳細(xì)介紹了FPGA內(nèi)部模塊的劃分及設(shè)計(jì)流程，最后結(jié)合實(shí)際設(shè)計(jì)出一種實(shí)現(xiàn)方案，并討論了該方案在寬帶測向中較原有實(shí)現(xiàn)方式的優(yōu)勢。為了使算法更適于FPGA實(shí)現(xiàn)，提出了一種新的相位樣本選取方法，并仿真驗(yàn)證了該方法與傳統(tǒng)方法的等效性。
上傳時(shí)間： 2013-11-11
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介紹了AES中,SubBytes算法在FPGA的具體實(shí)現(xiàn).構(gòu)造SubBytes的S-Box轉(zhuǎn)換表可以直接查找ROM表來實(shí)現(xiàn).通過分析SubBytes算法得到一種可行性硬件邏輯電路,從而實(shí)現(xiàn)SubBytes變換的功能.
標(biāo)簽： SubBytes FPGA AES 算法
上傳時(shí)間： 2013-11-30
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設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺上完成了硬件測試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強(qiáng)處理。
標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法
上傳時(shí)間： 2013-10-12
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摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時(shí)推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時(shí)鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時(shí)其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時(shí)間： 2013-11-06
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介紹了網(wǎng)絡(luò)控制系統(tǒng)的基本概念，利用Matlab建立了一個(gè)網(wǎng)絡(luò)控制系統(tǒng)仿真平臺，實(shí)現(xiàn)了對網(wǎng)絡(luò)控制系統(tǒng)的實(shí)時(shí)仿真，并重點(diǎn)對控制器的算法進(jìn)行了研究，給出了模糊PID控制器與PID控制器的仿真結(jié)果對比。結(jié)果證明，模糊PID可以很好地應(yīng)用于網(wǎng)絡(luò)控制。
標(biāo)簽： Matlab 網(wǎng)絡(luò)控制系統(tǒng) 模糊控制 應(yīng)用研究
上傳時(shí)間： 2013-10-20
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基于通用GPU并行計(jì)算技術(shù)，結(jié)合遙感圖像數(shù)據(jù)融合處理特點(diǎn)，利用NVIDIA公司的CUDA編程框架，在其 GPU平臺上對BROVEY變換和YIQ變換融合算法進(jìn)行了并行研究與實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，隨著遙感圖像融合算法的計(jì)算復(fù)雜度、融合處理的問題規(guī)模逐漸增加，GPU并行處理的加速性能優(yōu)勢也逐漸增大，GPU通用計(jì)算技術(shù)在遙感信息處理領(lǐng)域具有廣闊的應(yīng)用前景。
上傳時(shí)間： 2013-12-10
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傳統(tǒng)空時(shí)自適應(yīng)處理（STAP）算法不能抑制和導(dǎo)航信號同一方向的窄帶干擾并且輸出信干噪比不理想。針對此問題，本文提出了一種結(jié)合加權(quán)波束的改進(jìn)STAP抗干擾算法。這種新的算法能有效地抑制窄帶和寬帶干擾，并提升了輸出信干噪比（SINR）。
標(biāo)簽： STAP 加權(quán) 波束形成 抗干擾
上傳時(shí)間： 2013-11-05
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