用VHDL設計一個4位二進制并行半加器，要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
標簽： VHDL 二進制 并行 半加器
上傳時間： 2014-11-24
上傳用戶：haohaoxuexi
Language writes with VHDL demonstrates the design on the monitor the source program用VHDL 語言寫的在顯示器上顯示圖案的程序
標簽： the VHDL demonstrates Language
上傳時間： 2015-10-14
上傳用戶：ardager
用vhdl編寫的pci源代碼。花了我2000多元錢買來的，編譯通過！
標簽： vhdl 2000 pci 編寫
上傳時間： 2014-01-14
上傳用戶：csgcd001
用vhdl實現簡單cpu的功能,能夠很好的幫助特別是初學者學習vhdl的功能!
標簽： vhdl cpu 初學者
上傳時間： 2013-12-15
上傳用戶：D&L37
SDI接口的源程序,包括擾碼編碼,并串轉換,用VHDL硬件描述語言編寫
標簽： VHDL SDI 接口 源程序
上傳時間： 2014-08-24
上傳用戶：gtzj
用VHDL語言實現DDS直接數字頻率合成器的設計，采用正弦RAM表，可實現頻率可控的正弦數字信號，編譯、仿真通過。
標簽： VHDL DDS 語言 數字頻率合成器
上傳時間： 2014-01-04
上傳用戶：蟲蟲蟲蟲蟲蟲
用VHDL編的移位寄存器,具有置位,清零,裝載,方向功能.~
標簽： VHDL 移位寄存器 方向 零
上傳時間： 2013-12-26
上傳用戶：小鵬
用VHDL編的編碼器,具有多種功能,希望呢溫暖感跟大家共享~!
標簽： VHDL 編碼器 家
上傳時間： 2015-10-22
上傳用戶：大三三
用VHDL編寫的一個出租車計費器，起步6元計2公里，此后每半公里計0.8元，停車等待每2.5分計0.8元。通過仿真，但未下載到CPLD測試
標簽： VHDL 編寫 出租車計費器
上傳時間： 2013-12-24
上傳用戶：caixiaoxu26
用VHDL實現的通信滑碼處理，線路為2.3Mbps，通信終端為2Mbps
標簽： VHDL 通信 滑碼
上傳時間： 2015-10-25
上傳用戶：s363994250
蟲蟲下載站版權所有 京ICP備2021023401號-1
