H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術(shù)標準，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復(fù)雜度的增加，據(jù)估計其編碼的計算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實時視頻處理領(lǐng)域。針對這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計算復(fù)雜度和提高運行效率。比如在運動估計方面，國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測模式選擇算法方面進行了改進研究：按順序?qū)Σ煌愋瓦M行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時，結(jié)合小塊模式搜索中途停止準則來確定最優(yōu)模式。仿真表明：改進算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復(fù)雜度。 最后介紹FPGA的特點及設(shè)計流程，并實現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現(xiàn)的H.264編碼視頻處理模塊設(shè)計具備了成本低，周期短，設(shè)計方法靈活等優(yōu)點，具有廣闊的市場應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現(xiàn)實時編碼。
上傳時間： 2013-07-18
上傳用戶：zukfu
隨著微電子技術(shù)的高速發(fā)展，實時圖像處理在多媒體、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用。FPGA就是硬件處理實時圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理專用芯片的研究將成為信息產(chǎn)業(yè)的新熱點。 本文以FPGA為平臺，使用VHDL硬件描述語言設(shè)計并實現(xiàn)了中值濾波、順序濾波、數(shù)學(xué)形態(tài)學(xué)、卷積運算和高斯濾波等圖像處理算法。在設(shè)計過程中，通過改進算法和優(yōu)化結(jié)構(gòu)，在合理地利用硬件資源的條件下，有效地挖掘出算法內(nèi)在的并行性，采用流水線結(jié)構(gòu)優(yōu)化算法，提高了頂層濾波模塊的處理速度。在中值濾波器的硬件設(shè)計中，本文提出了一種快速中值濾波算法，該算法大大節(jié)省了硬件資源，處理速度也很快。在數(shù)學(xué)形態(tài)學(xué)算法的硬件實現(xiàn)中，本文提出的最大值濾波和最小值濾波算法大大減少了硬件資源的占用率，適應(yīng)了流水線設(shè)計的要求，提高了圖像處理速度。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進行了邏輯綜合以及仿真。綜合和仿真的結(jié)果表明，使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得很好的處理效果，達到較高的工作頻率，處理速度也遠遠高于軟件法處理圖像，可滿足實時圖像處理的要求。 本課題為圖像處理專用FPGA芯片的設(shè)計做了有益的探索性嘗試，對今后完成以FPGA圖像處理芯片為核心的實時圖像處理系統(tǒng)的設(shè)計有著積極的意義。
上傳時間： 2013-06-08
上傳用戶：shuiyuehen1987
隨著數(shù)字視頻廣播的發(fā)展，觀眾將會面對越來越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對用戶收取一定的收視費用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對某些廣播服務(wù)實施接入控制，決定一個數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護廣播業(yè)者的利益，確算只有已支付了或即將支付費用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運營商可能會使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國國家標準--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢。然后介紹了利用FPGA來實現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗證平臺構(gòu)建，硬件實現(xiàn)等。 然后對以上各個部分做詳細的闡述。同時為了指導(dǎo)FPGA設(shè)計，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計的基本原則、設(shè)計的基本技巧、設(shè)計的基本流程； 最后給出了該加擾系統(tǒng)的測試與驗證方法以及驗證和測試結(jié)果。
上傳時間： 2013-06-22
上傳用戶：chongchong2016
圖像縮放在圖像處理領(lǐng)域中，發(fā)揮著重要作用。圖像的分辨率調(diào)整和格式變換，都需要用到圖像縮放技術(shù)。隨著多媒體技術(shù)和大規(guī)模集成電路的發(fā)展，利用硬件實現(xiàn)視頻圖像無級縮放已成為圖像處理研究的一個重要課題。 圖像縮放通常由插值算法實現(xiàn)。傳統(tǒng)的插值算法由于實現(xiàn)原理的局限性，在縮放時容易引起邊緣鋸齒或細節(jié)模糊現(xiàn)象。針對傳統(tǒng)插值算法的這個不足，出現(xiàn)了許多基于邊緣改進的算法。但這些算法一般只能完成2k倍數(shù)插值，無法真正做到基于邊緣的無級縮放。 為了實現(xiàn)基于邊緣改進的無級縮放，本文做了如下五個方面的研究工作： 1.系統(tǒng)回顧了圖像縮放技術(shù)，包括傳統(tǒng)圖像縮放技術(shù)和多邊緣檢測插值，分析了這些圖像縮放技術(shù)的優(yōu)缺點。 2.重點研究了新興的方向多項式插值算法，該算法能夠真正完成基于邊緣改進的無級縮放。 3.提出改進的方向多項式插值算法(IOPI算法)，該算法針對硬件實現(xiàn)，做了兩個方面改進：提出EDV算法，簡化邊緣方向的確定；提出Cubic6逼近插值算法(A-Cubic6算法)，改善平坦區(qū)域縮放效果。其中的EDV算法通過加減、比較模塊，完成邊緣方向的確定。相比原算法中的乘除法、直方圖計算，大大簡化了硬件實現(xiàn)，降低了硬件實現(xiàn)成本。A-Cubic6算法利用查找表簡化了Cubic6點插值算法的實現(xiàn)，而且明顯改善了非邊緣區(qū)域的縮放效果。 4.研究縮放算法與圖像質(zhì)量的評價方法。比較、分析各算法的軟件仿真結(jié)果，得出結(jié)論：本文提出的IOPI算法在平坦區(qū)域和邊緣區(qū)域都具有比其它算法更突出的效果。 5.結(jié)合實時視頻處理要求，研究了IOPI算法的FPGA實現(xiàn)。已完成最近鄰域插值和A-Cubic6算法的FPGA實現(xiàn)，可以在硬件平臺上穩(wěn)定工作。
上傳時間： 2013-06-05
上傳用戶：2728460838
為了克服傳統(tǒng)的局部特征匹配算法對噪聲和圖像灰度非線性變換敏感的不足，提出了基于SIFT（Scale Invariant Feature Transform）描述算子的特征匹配算法。該算法首先
上傳時間： 2013-04-24
上傳用戶：hphh
極值型中值濾波算法在高噪聲率下的濾波效果不是很好，主要原因有以下兩個：首先，濾波窗口中過多的噪聲點會使窗口中的點在排序時產(chǎn)生中值偏移；其次是高噪聲率環(huán)境下，可能序列中值本身就是是噪聲點。對此，本文提出
上傳時間： 2013-06-26
上傳用戶：小小小熊
現(xiàn)代通信系統(tǒng)對帶寬和數(shù)據(jù)速率的要求越來越高，超寬帶(ultra-wideband，UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點，成為解決企業(yè)、家庭、公共場所等高速因特網(wǎng)接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析：一是介紹用于UWB無載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖，即Hermite正交脈沖，并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復(fù)用物理層提案(MBOA)的調(diào)制技術(shù)，并在FPGA上實現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng)，獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機需要M/2個相關(guān)器，遠比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時，維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動時延的影響，但當(dāng)抖動時延范圍小于0.02ns時，其影響較為不明顯。本文認為1～8階的Hermite脈沖皆可用，可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時傳輸，其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率，所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制，在8個脈沖可用的情況下，最多可容64個用戶同時通信。 基于MBOA提出的UWB物理層協(xié)議，本文用Verilog硬件語言實現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu)，并用Modelsim做了時序驗證。用Verilog編程實現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達到UWBMB-OFDM系統(tǒng)的FFT處理器的要求，一個混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外，它用于存儲和復(fù)數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復(fù)數(shù)乘法器的數(shù)量。在132MHz的工作頻率下，整個128點FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。
上傳時間： 2013-07-29
上傳用戶：TI初學(xué)者
本文主要對基于FPGA芯片的橢圓曲線密碼算法的實現(xiàn)及優(yōu)化設(shè)計進行了研究。由于點乘運算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度，本文對點乘運算的FPGA設(shè)計進行了重點優(yōu)化。首先比較分析了三種點乘算法，從運算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實現(xiàn)的。然后根據(jù)蒙哥馬里算法，用VerilogHDL語言實現(xiàn)了基于FPGA芯片的橢圓域中的基本運算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實現(xiàn)，設(shè)計出一種串并混合的乘法器，達到了面積與速度的最佳匹配。 本文利用Modelsim對本課題設(shè)計的硬件系統(tǒng)進行了仿真實驗，驗證了所設(shè)計的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實現(xiàn)。最后使用SynplifyPro進行綜合及布局布線，綜合報告文件證明了本課題所設(shè)計的ECC加密系統(tǒng)達到了優(yōu)化芯片速度和面積的目的。
標簽： FPGA ECC 密碼算法 優(yōu)化設(shè)計
上傳時間： 2013-04-24
上傳用戶：thuyenvinh
相對于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標準中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進行實時處理圖像的系統(tǒng)中，如數(shù)碼相機、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機、移動通信等系統(tǒng)，需要用芯片實現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進行了研究，但大都只偏重算法研究，對算法硬件實現(xiàn)時的復(fù)雜性考慮較少，對圖像處理的小波變換硬件實現(xiàn)的研究也較少。 本文針對圖像處理的小波變換算法及其硬件實現(xiàn)進行了研究。對文獻[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進行仔細分析，提出一種基于提升方式的5/3小波變換適合硬件實現(xiàn)的算法，在MATLAB中仿真驗證了該算法，證明其是正確的。并設(shè)計了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進行仿真，對該結(jié)構(gòu)進行VHDL語言的寄存器傳輸級(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進行驗證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對內(nèi)存的讀寫量，從而達到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運算速度的特點。本算法與文獻[13]提出的算法相比較：無需增加額外的硬件計算模塊，又具有在硬件實現(xiàn)時不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點。這種小波變換硬件芯片的實現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實時圖像壓縮處理硬件系統(tǒng)。
上傳時間： 2013-06-13
上傳用戶：jhksyghr
作者研究了當(dāng)前流行的縮放算法，對圖像紋理相關(guān)性大小和邊緣方向的判斷上提出了一種新的方法，并在此基礎(chǔ)上發(fā)展了一套適用于數(shù)字視頻芯片的圖像縮放算法。仿真結(jié)果表明此算法由優(yōu)于目前流行的圖像縮放算法。 介紹了FPGA的開發(fā)工作大致可以分為設(shè)計和驗證兩大部分，在具體開發(fā)流程上可以根據(jù)要求靈活控制。縮放芯片的開發(fā)可以分為：芯片結(jié)構(gòu)設(shè)計、時鐘系統(tǒng)設(shè)計、存儲器讀寫控制、IP核復(fù)用設(shè)計、計算精度控制等方面的電路設(shè)計。在設(shè)計完成各級子模塊以后拼接各子模快完成整個縮放模塊的設(shè)計。通過測試發(fā)現(xiàn)設(shè)計中存在的缺陷，修改再測試，最終完成整個模塊的設(shè)計。
上傳時間： 2013-05-31
上傳用戶：tdyoung
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
