基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語言對MC8051 IP Core進行編程，以其作為控制核心，實現系統控制。在FPGA芯片中，利用Verilog HDL語言進行編程，設計了以MC8051 IP Core為核心的控制模塊、計數模塊、鎖存模塊和LCD顯示模塊等幾部分，實現了頻率的自動測量，測量范圍為0.1Hz~50MHz，測量誤差0.01%。并實現測頻率、周期、占空比等功能。
上傳時間： 2013-10-14
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電子發燒友網核心提示：醫療內窺鏡的市場發展帶來了各種挑戰，例如，要求增強功能，更高的精度，更好的處理性能，以及更小的體積等。本文介紹Altera高級醫療內窺鏡系統解決方案，它使用了1080p視頻設計工作臺、DSP 構建模塊、參考設計，以及 Stratix® V、Cyclone® V 和 Arria® V FPGA 等。通過下文介紹，資深專家向您支招，教你懂得如何通過采用基于FPGA的方法來縮短高級醫療內窺鏡系統的開發時間。 引言 對內窺鏡檢查的需求在不斷增長，同時還需要不斷改進檢查過程，增強醫療設備的功能。全球競爭不斷加劇，導致各種新功能的出現，新市場的變化也非常快，開發周期越來越短，工程團隊必須集中精力提高核心競爭力，加強系統知識。工程師需要靈活的硬件平臺和支持各種平臺的工作臺工具，使他們能夠針對新標準或者標準的變化而對產品進行更新。此外，設計團隊必須更高效的進行開發工作。Altera® 1080p 視頻設計工作臺和28-nm FPGA提供了靈活的系統方法來滿足當前以及不斷發展的功能需求。 不斷增長的全球需求 很多因素導致對內窺鏡檢查的需求越來越強。今后數十年內，世界60歲以上的人口數量將會大幅度增長，對醫療衛生服務的需求也會隨之增長。而且，胃腸道患病人口在不斷增加，需要進行檢查和治療。越來越多的醫生采用內窺鏡檢查方法。很多政府報銷政策鼓勵非置入式治療，這有利于患者更快的恢復，從而降低了治療總成本，患者的體驗會更好。 很多國家增加了在醫療基礎設施上的投入，特別是加大了醫療設備的采購。反過來，這些新市場需求也擴大了對下一代內窺鏡系統的需求。設計團隊體驗到需求的不斷增長，而全球競爭導致他們推遲其產品發布計劃。
上傳時間： 2014-12-28
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隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關工具的推廣使廣大設計工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠將工作重心轉移到功能實現上極大地提高了工作效率任何事務都是一分為二的有利就有弊我們發現現在越來越多的工程師不關心自己的電路實現形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導致物料成本上升更為要命的是由于不了解器件結構更不了解與器件結構緊密相關的設計技巧過分依賴綜合等工具工具不行自己也就束手無策導致問題遲遲不能解決從而嚴重影響開發周期導致開發成本急劇上升 目前我們的設計規模越來越龐大動輒上百萬門幾百萬門的電路屢見不鮮同時我們所采用的器件工藝越來越先進已經步入深亞微米時代而在對待深亞微米的器件上我們的設計方法將不可避免地發生變化要更多地關注以前很少關注的線延時我相信ASIC設計以后也會如此此時如果我們不在設計方法設計技巧上有所提高是無法面對這些龐大的基于深亞微米技術的電路設計而且現在的競爭越來越激勵從節約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯誤認識開始從FPGA器件結構出發以速度路徑延時大小和面積資源占用率為主題描述在FPGA設計過程中應當注意的問題和可以采用的設計技巧本文對讀者的技能基本要求是熟悉數字電路基本知識如加法器計數器RAM等熟悉基本的同步電路設計方法熟悉HDL語言對FPGA的結構有所了解對FPGA設計流程比較了解
上傳時間： 2013-11-06
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目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2014-01-01
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高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統設計方法由于采用FPGA 的內部邏輯資源來實現,從而限制了串并轉換的速度。該研究以網絡交換調度系統的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發周期,能滿足設計要求。關鍵詞:串并轉換;現場可編程邏輯陣列;Xilinx ; ISERDES
上傳時間： 2013-11-03
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利用加速度信號測量位移是油田抽油井光桿位移測量的主要方法，而加速度信號的隨機噪聲和趨勢項是影響測量精度的主要因素，本文提出了一種基于學習的實時消噪和剔除趨勢項方法。學習時先獲取一段時間的加速度信號，再通過時間序列分析技術得出ARIMA模型及其參數，最后基于FFT變換的Rife-Jane頻率估計方法求出加速度信號的周期；在線實時消噪和剔除趨勢項方法是基于學習階段所得模型參數，運用卡爾曼濾波技術消除加速度信號隨機噪聲；按周期兩次積分得到光桿位移，用加窗遞推最小二乘法在線消除趨勢項。通過抽油機半實物仿真平臺測試和分析加速度信號，結果表明，該方法有效地去除了加速度信號中的噪聲和趨勢項，極大地提高了位移的測量精度。
上傳時間： 2013-11-16
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通過分析流水線結構和單周期結構的片上網絡路由器，提出了一種低延時片上網絡路由器的設計，并在SMIC 0.13um Mixed-signal/RF 1.2V/3.3V工藝進行流片驗證。芯片測試結果表明，該路由器可以在300 MHz時鐘頻率下工作，并且在相同負載下，與其他結構的路由器相比較，其能夠在較低延時下完成數據包傳送功能。
上傳時間： 2014-12-28
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針對無線傳感器網絡的節點能量有限，且在進行信息傳輸時存在數據沖突、傳輸延時等問題，提出并設計了基于最大生存周期的無線傳感器網絡數據融合算法。該算法將整個網絡中的節點分成多個簇，并根據節點的傳輸范圍，將每個簇中的節點均勻分布，每個節點根據自己的本地信息和剩余能量選擇通信方式向簇頭節點傳輸數據，從而形成傳輸數據的最短路徑；并根據集中式TDMA（時分多址）調度模型，運用基于微粒群的Pareto優化方法，使得網絡在完成規定的信息傳輸時每個節點耗費的平均時隙和平均能耗最優。仿真結果表明，上述算法不但可以最大化網絡的生存時間，還可以有效的降低數據融合時間，減少網絡延時。
上傳時間： 2014-12-29
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隨著現代社會汽車數量的日益增多，汽車防撞技術的研究已成為保障人民生命安全和提高運輸業的關鍵。課題旨在研究一種汽車防撞系統，保證在該系統正常運作的情況下既不發生碰撞事故又不降低道路的通行能力。該系統利用LFMCW的線性調頻特性及多普勒效應的原理既可測量兩車間距又可實現相對運動的判斷，結合兩者的測量值，實現有效防撞的功能。主要論述了LFMCW雷達運用于汽車防撞系統中的相關參數確定及具體實現方法，原理分析。
上傳時間： 2014-01-04
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國內第一家自主研發的公司，測試儀完全自主產權； 測試儀性價比高，已廣泛應用，受到市場的認可； 儀器接口開放，可定制開發測試項目； 儀器廠家的技術支持人員本地化，技能熟練，24小時服務響應； 儀器供貨周期控制在2周內； 能建立通用的測試儀器平臺，幫助國防及軍隊建設提供成熟的測試解決方案
上傳時間： 2013-11-20
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