用戶對(duì)寬帶無(wú)線接入業(yè)務(wù)、尤其是對(duì)于寬帶無(wú)線化以及移動(dòng)化的需求日益增加,使無(wú)線寬帶接入技術(shù)WiMAX(World interoperability for Microwave Access,即全球微波接入互操作性技術(shù))應(yīng)運(yùn)而生、迅猛發(fā)展,成為這兩年業(yè)界關(guān)注的焦點(diǎn)。除了通常的互聯(lián)網(wǎng)接入應(yīng)用外,它還將在提供IPTV和VOIP等寬帶業(yè)務(wù)方面取得成功,它還有可能成為一種先進(jìn)的4G蜂窩電話技術(shù)。WiMAX未來(lái)將進(jìn)入蜂窩電話、筆記本電腦和機(jī)頂盒等應(yīng)用中。 本文在介紹WiMAX傳輸標(biāo)準(zhǔn)802.16d基礎(chǔ)上,詳細(xì)闡述了WiMAX接收機(jī)中信道解調(diào)芯片中的自動(dòng)增益控制(Automatic Gain Control,AGC)部分。首先介紹了自動(dòng)增益控制系統(tǒng)的基本組成和其主要特性指標(biāo),通過(guò)對(duì)一個(gè)步進(jìn)式AGC的分析,得到AGC模型的輸出公式。然后針對(duì)WiMAX接收機(jī)內(nèi)AGC系統(tǒng)中的模數(shù)轉(zhuǎn)換器以及AGC電路進(jìn)行介紹和理論分析。本文采用SPW(Signal Processing WorkSystem)模型對(duì)AGC電路基本結(jié)構(gòu)的算法分析,并結(jié)合仿真結(jié)果對(duì)AGC電路做了詳盡解說(shuō)并對(duì)參數(shù)進(jìn)行了解釋說(shuō)明。 最后給出了基于SPW和FPGA(Field Programmable Gate Array)驗(yàn)證的結(jié)果。通過(guò)SPW對(duì)AGC進(jìn)行了單獨(dú)的性能測(cè)試,并結(jié)合整個(gè)系統(tǒng)的性能測(cè)試來(lái)說(shuō)明AGC可以和系統(tǒng)的其他模塊協(xié)同工作。在FPGA測(cè)試中,可以證明用Verilog實(shí)現(xiàn)后AGC也同樣能較好的工作。 本文實(shí)現(xiàn)的基于導(dǎo)頻的步進(jìn)式的數(shù)字AGC是針對(duì)WiMAX系統(tǒng)的自動(dòng)增益控制電路提出的解決方案。此算法結(jié)合WiMAX系統(tǒng)的傳輸方式,提出的算法具有迅速鎖定信號(hào)的特點(diǎn),能夠滿足WiMAX系統(tǒng)的要求。同時(shí),由于各種關(guān)鍵參數(shù)設(shè)計(jì)為寄存器可配的方式,具有很好的靈活性,也就具有了更高的移植性,可以作為一種通用的數(shù)字AGC算法。
上傳時(shí)間： 2013-04-24
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低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無(wú)線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國(guó)的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來(lái)4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè)，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類(lèi)似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡(jiǎn)單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類(lèi)碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過(guò)對(duì)母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長(zhǎng)、可變碼率，一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡(jiǎn)；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對(duì)硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長(zhǎng)成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時(shí)簡(jiǎn)化了流水線結(jié)構(gòu)，由原先RU算法的6級(jí)降低為4級(jí)；為了縮短編碼延時(shí)，設(shè)計(jì)時(shí)安排每一級(jí)流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢(shì)：相比RU算法，新方案對(duì)可變碼長(zhǎng)、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類(lèi)似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過(guò)在實(shí)驗(yàn)板上實(shí)測(cè)表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對(duì)應(yīng)的編碼算法，也必將成為信道編碼理論未來(lái)的研究重點(diǎn)。
上傳時(shí)間： 2013-07-26
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隨著信息技術(shù)和電子技術(shù)的進(jìn)步和日益成熟，計(jì)算機(jī)數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡(jiǎn)化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開(kāi)發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對(duì)PCI對(duì)目標(biāo)設(shè)備數(shù)據(jù)采集卡實(shí)現(xiàn)的原理和方法進(jìn)行了深入研究，設(shè)計(jì)了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過(guò)在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊(duì)列等模塊電路。利用ModelSim對(duì)PCI系統(tǒng)進(jìn)行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計(jì)，最終制作了PCI數(shù)據(jù)采集卡。 論文針對(duì)PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動(dòng)軟件、Windows環(huán)境的簡(jiǎn)易虛擬示波器以及簡(jiǎn)易虛擬邏輯儀實(shí)現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺(tái)，開(kāi)發(fā)了WDM設(shè)備驅(qū)動(dòng)程序。實(shí)現(xiàn)了Windows環(huán)境的簡(jiǎn)易虛擬示波器，和簡(jiǎn)易虛擬邏輯儀。系統(tǒng)測(cè)試結(jié)果表明該系統(tǒng)設(shè)計(jì)正確，系統(tǒng)運(yùn)行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時(shí)間： 2013-07-22
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體視攝像顯示技術(shù)的研究以應(yīng)用于微創(chuàng)傷外科的光電醫(yī)療儀器——三維電視內(nèi)窺鏡的開(kāi)發(fā)與研制為背景，設(shè)計(jì)研究一種基于FPGA技術(shù)的立體顯示系統(tǒng)，以滿足三維立體內(nèi)窺鏡、戰(zhàn)場(chǎng)立體觀察系統(tǒng)和立體電影等設(shè)備的技術(shù)要求。 主要研究?jī)?nèi)容是對(duì)體視攝像顯示系統(tǒng)的進(jìn)行硬件電路設(shè)計(jì)、VerilogHDL 語(yǔ)言的軟件編程、并采用MCU(Micro Control IJnit)的I
上傳時(shí)間： 2013-05-30
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本文利用Verilog HDL語(yǔ)言在FPGA上實(shí)現(xiàn)IC總線的規(guī)范，又簡(jiǎn)要介紹了Quartus Ⅱ設(shè)計(jì)環(huán)境和設(shè)計(jì)方法，以及FPGA的設(shè)計(jì)流程。在此基礎(chǔ)上，重點(diǎn)介紹了I
上傳時(shí)間： 2013-04-24
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隨著多媒體技術(shù)發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。圖像處理作為一種重要的現(xiàn)代技術(shù)，已經(jīng)廣泛應(yīng)用于軍事指揮、大視場(chǎng)展覽、跟蹤雷達(dá)、電視會(huì)議、導(dǎo)航等眾多領(lǐng)域。因而，實(shí)現(xiàn)高分辨率高幀率圖像實(shí)時(shí)處理的技術(shù)不僅具有廣泛的應(yīng)用前景，而且對(duì)相關(guān)領(lǐng)域的發(fā)展也具有深遠(yuǎn)意義。 大視場(chǎng)可視化系統(tǒng)由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使細(xì)節(jié)得到充分地展現(xiàn)。為了在曲面屏幕上正確的顯示圖像，需要在投影前實(shí)時(shí)地對(duì)圖像進(jìn)行幾何校正和邊緣融合。而現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)則是用硬件處理實(shí)時(shí)圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理技術(shù)是世界范圍內(nèi)廣泛關(guān)注的研究領(lǐng)域。 本課題的主要工作就是設(shè)計(jì)一個(gè)以FPGA為核心的硬件系統(tǒng)，該系統(tǒng)可對(duì)高分辨率高刷新率(1024*768@60Hz)的視頻圖像實(shí)時(shí)地進(jìn)行幾何校正和邊緣融合。 論文首先介紹了圖像處理的幾何原理，然后提出了基于FPGA的大視場(chǎng)實(shí)時(shí)圖像融合處理系統(tǒng)的設(shè)計(jì)方案和模塊功能劃分。系統(tǒng)分為算法與軟件設(shè)計(jì)，硬件電路設(shè)計(jì)和FPGA邏輯設(shè)計(jì)三個(gè)大的部分。本論文主要負(fù)責(zé)FPGA的邏輯設(shè)計(jì)。圍繞FPGA的邏輯設(shè)計(jì)，論文先介紹了系統(tǒng)涉及的關(guān)鍵技術(shù)，以及使用Verilog語(yǔ)言進(jìn)行邏輯設(shè)計(jì)的基本原則。 論文重點(diǎn)對(duì)FPGA內(nèi)部模塊設(shè)計(jì)進(jìn)行了詳細(xì)的闡述。仲裁與控制模塊是頂模塊的主體部分，主要實(shí)現(xiàn)系統(tǒng)狀態(tài)機(jī)和時(shí)序控制；參數(shù)表模塊主要實(shí)現(xiàn)SDRAM存儲(chǔ)器的控制器接口，用于圖像處理時(shí)讀取參數(shù)信息。圖像處理模塊是整個(gè)系統(tǒng)的核心，通過(guò)調(diào)用FPGA內(nèi)嵌的XtremeDSP模塊，高速地完成對(duì)圖像數(shù)據(jù)的乘累加運(yùn)算。最后論文提出并實(shí)現(xiàn)了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。 經(jīng)過(guò)對(duì)寄存器傳輸級(jí)VerilogHDL代碼的綜合和仿真，結(jié)果表明，本文所設(shè)計(jì)的系統(tǒng)可以應(yīng)用在大視場(chǎng)可視化系統(tǒng)中完成對(duì)高分辨率高幀率圖像的實(shí)時(shí)處理。
標(biāo)簽： FPGA 實(shí)時(shí)圖像 處理系統(tǒng)
上傳時(shí)間： 2013-05-19
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本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實(shí)現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計(jì)；對(duì)兩種不同類(lèi)型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試，對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。 在硬件方面，為了控制和檢測(cè)FPGA-CPU，設(shè)計(jì)并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲(chǔ)器電路等；完成了各種外圍設(shè)備接口的設(shè)計(jì)；實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計(jì)。 在軟件方面，設(shè)計(jì)了調(diào)試監(jiān)控軟件，完成了對(duì)FPGA-CPU運(yùn)行的控制和信號(hào)狀態(tài)的監(jiān)測(cè)。這些信號(hào)包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時(shí)鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外，設(shè)計(jì)了專(zhuān)用的編譯軟件，實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對(duì)兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計(jì)技術(shù)，能夠在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無(wú)縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試 技術(shù)研究
上傳時(shí)間： 2013-05-19
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隨著印制電路板功能的日益增強(qiáng)，結(jié)構(gòu)日趨復(fù)雜，系統(tǒng)中各個(gè)功能單元之間的連線間距越來(lái)越細(xì)密，基于探針的電路系統(tǒng)測(cè)試方法已經(jīng)很難滿足現(xiàn)在的測(cè)試需要。邊界掃描測(cè)試(BST)技術(shù)通過(guò)將邊界掃描寄存器單元安插在集成電路內(nèi)部的每個(gè)引腳上，相當(dāng)于設(shè)置了施加激勵(lì)和觀測(cè)響應(yīng)的內(nèi)建虛擬探頭，通過(guò)該技術(shù)可以大大的提高數(shù)字系統(tǒng)的可觀測(cè)性和可控性，降低測(cè)試難度。針對(duì)這種測(cè)試需求，本文給出了基于FPGA的邊界掃描控制器設(shè)計(jì)方法。 完整的邊界掃描測(cè)試系統(tǒng)主要由測(cè)試控制部分和目標(biāo)器件構(gòu)成，其中測(cè)試控制部分由測(cè)試圖形、數(shù)據(jù)的生成與分析及邊界掃描控制器兩部分構(gòu)成。而邊界掃描控制器是整個(gè)系統(tǒng)的核心，它主要實(shí)現(xiàn)JTAG協(xié)議的自動(dòng)轉(zhuǎn)換，產(chǎn)生符合IEEE標(biāo)準(zhǔn)的邊界掃描測(cè)試總線信號(hào)，而邊界掃描測(cè)試系統(tǒng)工作性能主要取決與邊界掃描控制器的工作效率。因此，設(shè)計(jì)一個(gè)能夠快速、準(zhǔn)確的完成JTAG協(xié)議轉(zhuǎn)換，并且具有通用性的邊界掃描控制器是本文的主要研究工作。 本文首先從邊界掃描技術(shù)的基本原理入手，分析邊界掃描測(cè)試的物理基礎(chǔ)、邊界掃描的測(cè)試指令及與可測(cè)性設(shè)計(jì)相關(guān)的標(biāo)準(zhǔn)，提出了邊界掃描控制器的總體設(shè)計(jì)方案。其次，采用模塊化設(shè)計(jì)思想、VHDL語(yǔ)言描述來(lái)完成要實(shí)現(xiàn)的邊界掃描控制器的硬件設(shè)計(jì)。然后，利用自頂向下的驗(yàn)證方法，在對(duì)控制器內(nèi)功能模塊進(jìn)行基于Testbench驗(yàn)證的基礎(chǔ)上，利用嵌入式系統(tǒng)的設(shè)計(jì)思想，將所設(shè)計(jì)的邊界掃描控制器集成到SOPC中，構(gòu)成了基于SOPC的邊界掃描測(cè)試系統(tǒng)。并且對(duì)SOPC系統(tǒng)進(jìn)行軟硬件協(xié)同仿真，實(shí)現(xiàn)對(duì)邊界掃描控制器的功能驗(yàn)證后將其應(yīng)用到實(shí)際的測(cè)試電路當(dāng)中。最后，在基于SignalTapⅡ硬件調(diào)試的基礎(chǔ)上，軟硬件結(jié)合對(duì)整個(gè)系統(tǒng)可行性進(jìn)行了測(cè)試。從測(cè)試結(jié)果看，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，該邊界掃描控制器的設(shè)計(jì)方案是正確可行的。 本文設(shè)計(jì)的邊界掃描控制器具有自主知識(shí)產(chǎn)權(quán)，可以與其他處理器結(jié)合構(gòu)成完整的邊界掃描測(cè)試系統(tǒng)，并且為SOPC系統(tǒng)提供了一個(gè)很有實(shí)用價(jià)值的組件，具有很明顯的現(xiàn)實(shí)意義。
上傳時(shí)間： 2013-07-20
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LT8900是LDT公司生產(chǎn)的一款低成本，高集成度的2.4GHZ的無(wú)線收發(fā)芯片，片上集成發(fā)射機(jī)，接收機(jī)，頻率綜合器，GFSK調(diào)制解調(diào)器。發(fā)射機(jī)支持功率可調(diào)，接收機(jī)采用數(shù)字?jǐn)U展通信機(jī)制，在復(fù)雜環(huán)境和強(qiáng)干擾條件下，可以達(dá)到優(yōu)良的收發(fā)性能。外圍電路簡(jiǎn)單，只需搭配MCU以及少數(shù)外圍被動(dòng)器件。LT8900傳輸GFSK信號(hào)，發(fā)射功率約為2dBm，最大可以到6dBm。接收機(jī)采用低中頻結(jié)構(gòu)，接收靈敏度可以達(dá)到-87dBm。數(shù)字信道能量檢測(cè)可以隨時(shí)監(jiān)控信道質(zhì)量。 片上的發(fā)射接收FIFO寄存器可以和MCU進(jìn)行通信，存儲(chǔ)數(shù)據(jù)，然后以1Mbps數(shù)據(jù)率在空中傳輸。它內(nèi)置了CRC，F(xiàn)EC，auto-ack和重傳機(jī)制，可以大大簡(jiǎn)化系統(tǒng)設(shè)計(jì)并優(yōu)化性能。 數(shù)字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個(gè)數(shù)字接口。 為了提高電池使用壽命，芯片在各個(gè)環(huán)節(jié)都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標(biāo)準(zhǔn)。
上傳時(shí)間： 2013-04-24
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FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開(kāi)發(fā)成本。目前FPGA的功能越來(lái)越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來(lái)越大，內(nèi)部資源的種類(lèi)也R益豐富，但同時(shí)也給測(cè)試帶來(lái)了困難，F(xiàn)PGA的發(fā)展對(duì)測(cè)試的要求越來(lái)越高，對(duì)FPGA測(cè)試的研究也就顯得異常重要。 本文的主要工作是提出一種開(kāi)關(guān)盒布線資源的可測(cè)性設(shè)計(jì)，通過(guò)在FPGA內(nèi)部加入一條移位寄存器鏈對(duì)開(kāi)關(guān)盒進(jìn)行配置編程，使得開(kāi)關(guān)盒布線資源測(cè)試時(shí)間和測(cè)試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對(duì)FPGA芯片的使用不會(huì)造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測(cè)試方案。 本文的另一工作是采用一種FPGA邏輯資源的測(cè)試算法對(duì)自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測(cè)試，從FPGA最小的邏輯單元LC開(kāi)始，首先得到一個(gè)LC的測(cè)試配置，再結(jié)合SLICE內(nèi)部?jī)蓚€(gè)LC的連接關(guān)系得到一個(gè)SLICE邏輯單元的4種測(cè)試配置，并且采用陣列化的測(cè)試方案，同時(shí)測(cè)試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測(cè)試，測(cè)試的故障覆蓋率可達(dá)100％，測(cè)試配置由配套編程工具產(chǎn)生，測(cè)試取得了完滿的結(jié)果。
上傳時(shí)間： 2013-06-29
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