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這是用verilog寫的一個簡單的處理器，雖然只具有5個指令，但是可以透過這個範例，來了解到cpu的架構，與如何開發處理器，相信會有很大的啟發。
標簽： verilog
上傳時間： 2014-12-08
上傳用戶：ikemada
工頻正玄波的逆變器電路，成熟使用的方案，請用作設計參考，thx
標簽： 工頻 正 逆變器電路
上傳時間： 2014-01-01
上傳用戶：yuzsu
PWM輸出實驗 1) 熟悉LF2407的事件管理模塊 2) 學會用通用定時器產生PWM波 一個簡單的pwm波產生程序！
標簽： PWM 2407 pwm LF
上傳時間： 2015-06-07
上傳用戶：wweqas
ARM1136 為ARM11的參考文件 為QualComm其中之一的處理器
標簽： ARM QualComm 1136 11
上傳時間： 2015-07-07
上傳用戶：familiarsmile
基于DSP的fangbo.asm 利用定時器Timer0在XF腳產生周期1s的的方波 此程序采用100Mhz的時鐘頻率，產生的方波
標簽： fangbo Timer0 DSP 100
上傳時間： 2014-01-13
上傳用戶：shus521
正弦波數據產生器， 升級版本，用ＶＣ＋＋編寫
標簽： 正弦波 數據 產生器
上傳時間： 2015-08-11
上傳用戶：gmh1314
使用定時器產生PWM波，可配合L298N用來驅動普通直流電機。適用于51單片機
標簽： PWM 定時器
上傳時間： 2015-08-31
上傳用戶：wangzhen1990
針對特定微處理器而開發的程式，其功能是控制基本的I/O，使之有時鐘的功能
標簽： 程式
上傳時間： 2015-09-06
上傳用戶：李彥東
使用VHDL設計一個適用於ETSI OFDM的時間和頻率同步處理器
標簽： VHDL ETSI OFDM
上傳時間： 2015-09-21
上傳用戶：luke5347
用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
標簽： verilog 2MHz DIN CLK
上傳時間： 2013-12-02
上傳用戶：wang0123456789
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