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溫濕度測(cè)量

  • SK6281量產(chǎn)工具20080409版SK6281_PDT_20080409

    SK6281量產(chǎn)工具20080409版SK6281_PDT_20080409

    標(biāo)簽: 20080409 6281 SK PDT

    上傳時(shí)間: 2013-07-26

    上傳用戶(hù):szchen2006

  • 成功量產(chǎn)金士頓4G工具SK6281PDT20080123[1]

    成功量產(chǎn)金士頓4G工具SK6281PDT20080123[1]

    標(biāo)簽: 20080123 6281 PDT SK

    上傳時(shí)間: 2013-04-24

    上傳用戶(hù):唐僧他不信佛

  • H.264幀內(nèi)預(yù)測(cè)算法優(yōu)化及幾個(gè)重要模塊的FPGA實(shí)現(xiàn)

    H.264作為新一代視頻編碼標(biāo)準(zhǔn),相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2,在相同畫(huà)質(zhì)下,平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語(yǔ)法結(jié)構(gòu)和解碼器結(jié)構(gòu),實(shí)現(xiàn)靈活性極大,其規(guī)定了三個(gè)檔次,每個(gè)檔次支持一組特定的編碼功能,并支持一類(lèi)特定的應(yīng)用,因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能,但是其復(fù)雜度卻比一般編碼器高的多。本文對(duì)H.264進(jìn)行了編碼復(fù)雜度分析,并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法,提高了幀內(nèi)預(yù)測(cè)編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測(cè)時(shí),為了得到一個(gè)宏塊的預(yù)測(cè)模式,需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測(cè)模式選擇的計(jì)算復(fù)雜度,本文改進(jìn)了幀內(nèi)預(yù)測(cè)模式選擇算法。實(shí)踐證明,在PSNR值的損失可以忽略不計(jì)的情況下,該算法相比原算法,幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上,對(duì)編碼的實(shí)時(shí)性有較大幫助。 為了實(shí)現(xiàn)實(shí)時(shí)編碼,考慮到FPGA的高效運(yùn)算速度和使用靈活性,本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu),并對(duì)影響編碼速度,且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對(duì)這些模塊進(jìn)行了綜合和時(shí)序仿真,并將驗(yàn)證后通過(guò)的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中,進(jìn)行了在線測(cè)試,驗(yàn)證了該系統(tǒng)對(duì)輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。 本文對(duì)H.264編碼器幀內(nèi)預(yù)測(cè)模式選擇算法的改進(jìn),算法實(shí)現(xiàn)簡(jiǎn)單,對(duì)軟件編碼的實(shí)時(shí)性有很大幫助。本文對(duì)在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試,這對(duì)H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。

    標(biāo)簽: FPGA 264 幀內(nèi)預(yù)測(cè) 算法優(yōu)化

    上傳時(shí)間: 2013-05-25

    上傳用戶(hù):refent

  • 小詞匯量非特定人孤立詞語(yǔ)音識(shí)別的FPGA實(shí)現(xiàn)

    語(yǔ)音識(shí)別技術(shù)是信息技術(shù)領(lǐng)域的重要發(fā)展方向之一,小詞匯量非特定人孤立詞語(yǔ)音識(shí)別是語(yǔ)音識(shí)別領(lǐng)域中一個(gè)具有廣泛應(yīng)用背景的分支,在家電遙控、智能玩具、人機(jī)交互等領(lǐng)域有著重要的應(yīng)用價(jià)值.語(yǔ)音識(shí)別芯片從20世紀(jì)90年代開(kāi)始出現(xiàn),目前的語(yǔ)音識(shí)別芯片都是以DSP為核心集成的語(yǔ)音識(shí)別系統(tǒng),算法主要通過(guò)軟件實(shí)現(xiàn),為了提高速度和降低成本,下一代語(yǔ)音識(shí)別芯片將設(shè)計(jì)成軟硬件協(xié)同實(shí)現(xiàn),本文的目的是使用全硬件方法實(shí)現(xiàn)語(yǔ)音識(shí)別算法,為軟硬件協(xié)同實(shí)現(xiàn)的方案提供參考.本論文主要完成了以下工作:(1)在選定的FPGA平臺(tái)上,完成了整個(gè)系統(tǒng)的硬件設(shè)計(jì).(2)對(duì)于硬件中難于實(shí)現(xiàn)而且占用較多資源的乘法器、求對(duì)數(shù)、求平方根以及快速傅立葉變換等關(guān)鍵模塊,本文都根據(jù)電路的具體特點(diǎn),給出了巧妙的實(shí)現(xiàn)方案,完成了算法需要的功能.(3)設(shè)計(jì)中使用了模塊復(fù)用和流水線技術(shù).(4)根據(jù)設(shè)計(jì)結(jié)果,給出了各個(gè)模塊占用的硬件資源和運(yùn)行速度.實(shí)驗(yàn)結(jié)果表明,本文所設(shè)計(jì)的硬件系統(tǒng)能夠正常工作,在速度和面積方面都達(dá)到了設(shè)計(jì)要求.

    標(biāo)簽: FPGA 詞匯 語(yǔ)音識(shí)別

    上傳時(shí)間: 2013-06-12

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  • PIC單片機(jī)C語(yǔ)言應(yīng)用例程

    AD程序?qū)崿F(xiàn)模擬量到數(shù)字量的轉(zhuǎn)換功能; CAN程序?qū)崿F(xiàn)CAN總線通訊功能; keyboard_check程序?qū)崿F(xiàn)鍵盤(pán)的掃描查詢(xún)方式輸入; keyboard_disturb程序?qū)崿F(xiàn)PORTB的"電平變化中斷"進(jìn)行鍵盤(pán)的輸入; led0-8程序?qū)崿F(xiàn)在8個(gè)LED上依次顯示1~8數(shù)字; PWM程序用于使CCP1模塊產(chǎn)生分辨率為10位的PWM波形,占空比為50%; RS-232程序通過(guò)RS-232接口來(lái)完成PC計(jì)算機(jī)與單片機(jī)之間的通信; simple_POARD程序?yàn)橥鈬δ苣K簡(jiǎn)單應(yīng)用實(shí)例,點(diǎn)亮與PORTD口相連的八個(gè)發(fā)光二極管; stopwatch程序?qū)崿F(xiàn)計(jì)時(shí)秒表功能,時(shí)鐘顯示范圍00.00~99.99秒,分辨度為0.01秒; switchinput程序用于開(kāi)關(guān)量的輸入(采用SPI總線),并顯示在與D口相連的LED上; wakeup程序?qū)崿F(xiàn)PIC18F458的休眠工作方式,并由實(shí)驗(yàn)板上的按鍵產(chǎn)生"電平變化中斷"將其從休眠狀態(tài)中激活; WDT程序?qū)崿F(xiàn)"看門(mén)狗"WDT的功能; Yejing程序?qū)崿F(xiàn)液晶顯示器的接口和顯示功能。

    標(biāo)簽: PIC C語(yǔ)言 單片機(jī)

    上傳時(shí)間: 2013-06-04

    上傳用戶(hù):GHF

  • LDPC碼譯碼器FPGA實(shí)現(xiàn)研究

    LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動(dòng),成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展,目前,LDPC碼已經(jīng)被多個(gè)通信系統(tǒng)定為信道編碼方案,并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過(guò)程中所涉及的數(shù)據(jù)量龐大,譯碼時(shí)序控制復(fù)雜,如何實(shí)現(xiàn)LDPC碼譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)LDPC碼譯碼器為研究目標(biāo),主要對(duì)譯碼算法選擇、譯碼數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點(diǎn)分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法,并對(duì)四種譯碼算法的糾錯(cuò)性能和譯碼復(fù)雜度進(jìn)行比較論證,選出適合硬件實(shí)現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng),對(duì)譯碼算法進(jìn)行仿真分析,確定了譯碼算法的各個(gè)參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上,以歸一化最小和譯碼算法為理論方案,利用硬件描述語(yǔ)言編寫(xiě)譯碼功能模塊,并基于FPGA實(shí)現(xiàn)了固定譯碼長(zhǎng)度的LDPC碼譯碼器,利用MATLAB和Modelsim分別對(duì)譯碼器進(jìn)行了功能驗(yàn)證和時(shí)序驗(yàn)證,最后模擬通信系統(tǒng)完成了譯碼器的硬件測(cè)試。

    標(biāo)簽: LDPC FPGA 譯碼器 實(shí)現(xiàn)研究

    上傳時(shí)間: 2013-04-24

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  • 帶碼率控制的近無(wú)損圖像壓縮

    數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲(chǔ)和傳輸困難的基本措施。圖像壓縮的方法很多,一般可分為有損壓縮和無(wú)損壓縮兩大類(lèi)。有損壓縮允許一定程度的信息丟失,在滿足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比;無(wú)損壓縮不允許信息丟失,但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域,對(duì)于圖像的壓縮比和失真度都有著較高要求,因此需要采用近無(wú)損壓縮的方法。近無(wú)損壓縮是有損壓縮和無(wú)損壓縮的一個(gè)折衷,允許一定的失真,能夠獲得高保真還原圖像的同時(shí),得到比無(wú)損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無(wú)損和近無(wú)損壓縮的國(guó)際標(biāo)準(zhǔn),算法復(fù)雜度低,壓縮性能優(yōu)越,但是JPEG-LS對(duì)不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無(wú)損圖像壓縮算法的基礎(chǔ)上,針對(duì)具體應(yīng)用背景,提出了一種基于塊的近無(wú)損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析,對(duì)不同特性的區(qū)域容忍不同的信息丟失程度,實(shí)現(xiàn)了對(duì)圖像壓縮的碼率控制。針對(duì)某工程應(yīng)用中的具體要求,我們以FPGA為平臺(tái),采用Verilog HDL語(yǔ)言對(duì)改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果證明,這種基于塊的具有碼率控制的近無(wú)損圖像壓縮算法,在實(shí)現(xiàn)較為精確的碼率控制的同時(shí),能夠獲得較高的還原圖像質(zhì)量,而且硬件實(shí)現(xiàn)復(fù)雜度低,能夠滿足對(duì)圖像的實(shí)時(shí)壓縮要求。

    標(biāo)簽: 碼率控制 圖像壓縮

    上傳時(shí)間: 2013-06-18

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  • 基于DSP和FPGA的數(shù)字化開(kāi)關(guān)電源

    文章開(kāi)篇提出了開(kāi)發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開(kāi)關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點(diǎn)是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低,對(duì)不同的客戶(hù)要求來(lái)“量身定做”不同的產(chǎn)品,同時(shí)幾乎沒(méi)有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天,這種傳統(tǒng)的模擬開(kāi)關(guān)電源已經(jīng)很難跟上時(shí)代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化,開(kāi)關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化,使開(kāi)關(guān)電源的控制部分的智能化、零件的共通化、電源的動(dòng)作狀態(tài)的遠(yuǎn)距離監(jiān)測(cè)成為了可能,同時(shí)由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對(duì)不同客戶(hù)的需求,這就降低了開(kāi)發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號(hào)處理新技術(shù),數(shù)字化開(kāi)關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天,最后一個(gè)沒(méi)有數(shù)字化的堡壘就是電源領(lǐng)域。近年來(lái),數(shù)字電源的研究勢(shì)頭與日俱增,成果也越來(lái)越多。雖然目前中國(guó)制造的開(kāi)關(guān)電源占了世界市場(chǎng)的80%以上,但都是傳統(tǒng)的比較低端的模擬電源。高端市場(chǎng)上幾乎沒(méi)有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開(kāi)關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上,提出了一種新的數(shù)字化調(diào)節(jié)器方案,即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對(duì)系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計(jì),并通過(guò)測(cè)試取得了預(yù)期結(jié)果。測(cè)試證明該方案能夠適合本行業(yè)時(shí)代發(fā)展的步伐,使系統(tǒng)電路更簡(jiǎn)單,精度更高,通用性更強(qiáng)。同時(shí)該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國(guó)內(nèi)外開(kāi)關(guān)電源發(fā)展的現(xiàn)狀,以及研究數(shù)字化開(kāi)關(guān)電源的意義。然后提出了數(shù)字化開(kāi)關(guān)電源的總體設(shè)計(jì)框圖和實(shí)現(xiàn)方案,并與傳統(tǒng)的開(kāi)關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計(jì)方案是采用DSP技術(shù)和FPGA技術(shù)來(lái)做數(shù)字化PID調(diào)節(jié),通過(guò)數(shù)字化PID算法產(chǎn)生PWM波來(lái)控制斬波器,控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器,使電路更簡(jiǎn)單,精度更高,通用性更強(qiáng)。傳統(tǒng)的模擬開(kāi)關(guān)電源是將電流電壓反饋信號(hào)做PID調(diào)節(jié)后--分立元器件構(gòu)成,采用專(zhuān)用脈寬調(diào)制芯片實(shí)現(xiàn)PWM控制。電流反饋信號(hào)來(lái)自主回路的電流取樣,電壓反饋信號(hào)來(lái)自主回路的電壓采樣。再將這兩個(gè)信號(hào)分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端,用來(lái)實(shí)現(xiàn)閉環(huán)控制。同時(shí)用來(lái)保證系統(tǒng)的穩(wěn)定性及實(shí)現(xiàn)系統(tǒng)的過(guò)流過(guò)壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號(hào)則由單片機(jī)或電位器提供。再次,文章對(duì)各個(gè)模塊從理論和實(shí)際的上都做了仔細(xì)的分析和設(shè)計(jì),并給出了具體的電路圖,同時(shí)寫(xiě)出了軟件流程圖以及設(shè)計(jì)中應(yīng)該注意的地方。整個(gè)系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運(yùn)算、環(huán)境開(kāi)關(guān)量檢測(cè)、環(huán)境開(kāi)關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號(hào)采集、負(fù)載電壓信號(hào)采集、負(fù)載電流信號(hào)采集、以及對(duì)信號(hào)的一階數(shù)字低通濾波。由于整個(gè)系統(tǒng)是閉環(huán)控制系統(tǒng),要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來(lái)控制ADC,這樣就避免了高速采樣占用系統(tǒng)資源的問(wèn)題,減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號(hào)做PID調(diào)節(jié),從而產(chǎn)生PWM波來(lái)控制逆變橋的開(kāi)關(guān)速率,從而達(dá)到閉環(huán)控制的目的。 最后,對(duì)數(shù)字化開(kāi)關(guān)電源和模擬開(kāi)關(guān)電源做了對(duì)比測(cè)試,得出了預(yù)期結(jié)論。同時(shí)也提出了一些需要改進(jìn)的地方,認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因?yàn)槭褂迷S多零件而需要很大空間,這些零件的參數(shù)值還會(huì)隨著使用時(shí)間、溫度和其它環(huán)境條件的改變而變動(dòng)并對(duì)系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反,同時(shí)數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時(shí)間以及減少開(kāi)發(fā)成本與風(fēng)險(xiǎn)。在當(dāng)前對(duì)產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下,數(shù)字化開(kāi)關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來(lái)基本上達(dá)到了設(shè)計(jì)要求。能夠滿足較高精度的設(shè)計(jì)要求。但對(duì)于高精度數(shù)字化電源,系統(tǒng)還有值得改進(jìn)的地方,比如改進(jìn)主控器,提高參考電壓的精度,提高采樣器件的精度等,都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測(cè)控等技術(shù)領(lǐng)域,將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機(jī)地結(jié)合了起來(lái)。本系統(tǒng)的設(shè)計(jì)方案不僅可以用在電源控制器上,只要是相關(guān)的領(lǐng)域都可以采用。

    標(biāo)簽: FPGA DSP 數(shù)字化 開(kāi)關(guān)電源

    上傳時(shí)間: 2013-06-21

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  • CCD掃描缺陷檢測(cè)實(shí)時(shí)數(shù)據(jù)處理技術(shù)

    在諸多行業(yè)的材料及材料制成品中,表面缺陷是影響產(chǎn)品質(zhì)量的重要因素之一。研究具有顯微圖像實(shí)時(shí)記錄、處理和顯示功能的材料表面缺陷檢測(cè)技術(shù),對(duì)材料的分選和材料質(zhì)量的檢查及評(píng)價(jià)具有重要的意義。 本文以聚合物薄膜材料為被測(cè)對(duì)象,研究了適用于材料表面缺陷檢測(cè)的基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的缺陷數(shù)據(jù)實(shí)時(shí)處理技術(shù),可實(shí)時(shí)提供缺陷顯微圖像信息,完成了對(duì)現(xiàn)有材料缺陷檢測(cè)裝置的數(shù)字化改造與性能擴(kuò)展。本文利用FPGA并行結(jié)構(gòu)、運(yùn)算速度快的特點(diǎn)實(shí)現(xiàn)了材料缺陷的實(shí)時(shí)檢測(cè)。搭建了以FPGA為核心的缺陷數(shù)據(jù)處理系統(tǒng)的硬件電路;重點(diǎn)針對(duì)聚合物薄膜材料缺陷信號(hào)的數(shù)據(jù)特征,設(shè)計(jì)了基于FPGA的缺陷圖像預(yù)處理方案:首先對(duì)通過(guò)CCD獲得的聚合物薄膜材料的缺陷信號(hào)進(jìn)行處理,利用動(dòng)態(tài)閾值定位缺陷區(qū)域,將高于閾值的數(shù)據(jù)即圖像背景信息舍棄,保留低于閾值的數(shù)據(jù),即完整保留缺陷顯微圖像的有用信息;然后按照預(yù)先設(shè)計(jì)的封裝格式封裝缺陷數(shù)據(jù);最后通過(guò)USB2.0接口將封裝數(shù)據(jù)傳輸至上位機(jī)進(jìn)行缺陷顯微圖像重建。此方案大大減少了上傳數(shù)據(jù)量,緩解了上位機(jī)的壓力,提高了整個(gè)缺陷檢測(cè)裝置的檢測(cè)速度。本文對(duì)標(biāo)準(zhǔn)模板和聚合物薄膜材料進(jìn)行了實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,應(yīng)用了基于FPGA的缺陷數(shù)據(jù)實(shí)時(shí)處理技術(shù)的CCD掃描缺陷檢測(cè)裝置可對(duì)70μm~1000μm范圍內(nèi)的缺陷進(jìn)行有效檢測(cè),實(shí)時(shí)重建的缺陷顯微圖像與實(shí)際缺陷在形狀和灰度上都有很好的一致性。

    標(biāo)簽: CCD 缺陷檢測(cè) 實(shí)時(shí)數(shù)據(jù) 處理技術(shù)

    上傳時(shí)間: 2013-05-19

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  • 基于FPGA的64位CPU驗(yàn)證平臺(tái)的建立

    現(xiàn)代IC設(shè)計(jì)中,隨著設(shè)計(jì)規(guī)模的擴(kuò)大和復(fù)雜度的增長(zhǎng),驗(yàn)證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計(jì)中,很難用單一的驗(yàn)證方法來(lái)對(duì)復(fù)雜芯片進(jìn)行有效的驗(yàn)證,為了將設(shè)計(jì)錯(cuò)誤減少到可接受的最小量,需要將一系列的驗(yàn)證方法和工具結(jié)合起來(lái)。 在64位全定制嵌入式CPU設(shè)計(jì)過(guò)程中,使用了多種驗(yàn)證技術(shù)和方法,并將FPGA驗(yàn)證作為ASIC驗(yàn)證的重要補(bǔ)充,加強(qiáng)了設(shè)計(jì)正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu),結(jié)合選用的Xilinx的Virtex

    標(biāo)簽: FPGA CPU

    上傳時(shí)間: 2013-04-24

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