隨著數(shù)字視頻廣播的發(fā)展，觀眾將會面對越來越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對用戶收取一定的收視費(fèi)用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費(fèi)用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對某些廣播服務(wù)實(shí)施接入控制，決定一個(gè)數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護(hù)廣播業(yè)者的利益，確算只有已支付了或即將支付費(fèi)用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運(yùn)營商可能會使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進(jìn)行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個(gè)用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國國家標(biāo)準(zhǔn)--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細(xì)的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢。然后介紹了利用FPGA來實(shí)現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗(yàn)證平臺構(gòu)建，硬件實(shí)現(xiàn)等。 然后對以上各個(gè)部分做詳細(xì)的闡述。同時(shí)為了指導(dǎo)FPGA設(shè)計(jì)，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計(jì)的基本原則、設(shè)計(jì)的基本技巧、設(shè)計(jì)的基本流程； 最后給出了該加擾系統(tǒng)的測試與驗(yàn)證方法以及驗(yàn)證和測試結(jié)果。
上傳時(shí)間： 2013-06-22
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集成運(yùn)放線性應(yīng)用電路分析方法的研究 集成運(yùn)放線性應(yīng)用電路分析方法的研究
標(biāo)簽： 集成運(yùn)放 線性應(yīng)用 電路分析
上傳時(shí)間： 2013-06-06
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二三極管場效應(yīng)管代碼查詢，供選擇器件時(shí)使用。
標(biāo)簽： 貼片 三極管 場效應(yīng)管
上傳時(shí)間： 2013-07-11
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單片機(jī)系統(tǒng)的數(shù)碼管顯示驅(qū)動(dòng)和鍵盤掃描以單片機(jī)為核心的很多儀器都需要數(shù)碼管顯示驅(qū)動(dòng)和鍵盤掃描，三種具體方案如下供參考：一、經(jīng)典方案：使用8279 芯片
標(biāo)簽： 單片機(jī)系統(tǒng) 數(shù)碼管 顯示驅(qū)動(dòng) 鍵盤掃描
上傳時(shí)間： 2013-07-28
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集成運(yùn)放應(yīng)用:一、實(shí)訓(xùn)任務(wù)1 學(xué)會組裝集成運(yùn)放應(yīng)用電路；2 學(xué)會測試集成運(yùn)放應(yīng)用電路。二、實(shí)訓(xùn)目標(biāo)1 學(xué)會集成運(yùn)放典型電路應(yīng)用，理解集成運(yùn)放應(yīng)用電路的工作原理；
標(biāo)簽： 集成運(yùn)放
上傳時(shí)間： 2013-06-11
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自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強(qiáng)大，對器件的響應(yīng)速度也提出更高的要求。 本文針對用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn)，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計(jì)方法。以隨機(jī)2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件，改變自適應(yīng)參數(shù)，進(jìn)行了一系列的仿真，對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實(shí)現(xiàn)提供了參考。 然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計(jì)出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計(jì)的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計(jì)的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計(jì)理念與設(shè)計(jì)方法是EDA技術(shù)的前沿與發(fā)展方向。 最后，采用異步FIFO技術(shù)，設(shè)計(jì)了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進(jìn)行了仿真，給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。
標(biāo)簽： FPGA 高速采樣 自適應(yīng)濾波
上傳時(shí)間： 2013-06-01
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本文的主要研究內(nèi)容是利用FPGA平臺實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時(shí)完成對于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時(shí)，對相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專用控制芯片來實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個(gè)創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時(shí)間： 2013-06-09
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合，提出了用可編程芯片來控制IDE硬盤進(jìn)行高速數(shù)據(jù)記錄，能夠滿足機(jī)載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對硬盤ATA接口標(biāo)準(zhǔn)進(jìn)行了研究，對VHDL語言、現(xiàn)場可編程門陣列器件(FPGA)實(shí)現(xiàn)硬件電路的原理和方法進(jìn)行了深入分析，在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計(jì)。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號為CycloneEP1C3T144C8)，將各功能模塊級聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級的設(shè)計(jì)與仿真驗(yàn)證，驗(yàn)證結(jié)果表明了用FPGA實(shí)現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計(jì)的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后，在FPGA內(nèi)部可以達(dá)到104.46Mhz的電路工作速度，F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式，可以達(dá)到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對所用到的FPGA設(shè)計(jì)技術(shù)給予了詳細(xì)說明，對各功能模塊的設(shè)計(jì)給予了詳細(xì)闡述，對關(guān)鍵設(shè)計(jì)給出了VHDL源代碼，還討論了FPGA設(shè)計(jì)中時(shí)序約束的作用，給出了本文所做時(shí)序約束的方法。 本文中所論述的工作對以后機(jī)載數(shù)據(jù)記錄系統(tǒng)的設(shè)計(jì)具有重要的鋪墊作用。文中在總結(jié)所做工作的同時(shí)，還對下一步工作提出了有益的建議。
標(biāo)簽： FPGA 機(jī)載 高速數(shù)據(jù) 記錄系統(tǒng)
上傳時(shí)間： 2013-08-05
上傳用戶：hanli8870
當(dāng)前，在系統(tǒng)級互連設(shè)計(jì)中高速串行I/O技術(shù)迅速取代傳統(tǒng)的并行I/O技術(shù)正成為業(yè)界趨勢。人們已經(jīng)意識到串行I/O“潮流”是不可避免的，因?yàn)樵诟哂?Gbps的速度下，并行I/O方案已經(jīng)達(dá)到了物理極限，不能再提供可靠和經(jīng)濟(jì)的信號同步方法。基于串行I/O的設(shè)計(jì)帶來許多傳統(tǒng)并行方法所無法提供的優(yōu)點(diǎn)，包括：更少的器件引腳、更低的電路板空間要求、減少印刷電路板（PCB）層數(shù)、PCB布局布線更容易、接頭更小、EMI更少，而且抵抗噪聲的能力也更好。高速串行I/O技術(shù)正被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計(jì)中，包括PC、消費(fèi)電子、海量存儲、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計(jì)算和控制、測試設(shè)備等。迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標(biāo)準(zhǔn)，如PCI Express、串行RapidIO、InfiniBand、千兆以太網(wǎng)、10G以太網(wǎng)XAUI、串行ATA等等。 Aurora協(xié)議是為私有上層協(xié)議或標(biāo)準(zhǔn)上層協(xié)議提供透明接口的串行互連協(xié)議，它允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝并在芯片間、電路板間甚至機(jī)箱間傳輸。Aurora鏈路層協(xié)議在物理層采用千兆位串行技術(shù)，每物理通道的傳輸波特率可從622Mbps擴(kuò)展到3.125Gbps。Aurora還可將1至16個(gè)物理通道綁定在一起形成一個(gè)虛擬鏈路。16個(gè)通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數(shù)據(jù)傳輸速率。Aurora可優(yōu)化支持范圍廣泛的應(yīng)用，如太位級路由器和交換機(jī)、遠(yuǎn)程接入交換機(jī)、HDTV廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)等需要極高數(shù)據(jù)傳輸速率的應(yīng)用。 傳統(tǒng)的標(biāo)準(zhǔn)背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統(tǒng)的并行總線背板。現(xiàn)在，高速串行背板速率普遍從622Mbps到3.125Gbps，甚至超過10Gbps。AdvancedTCA（先進(jìn)電信計(jì)算架構(gòu)）正是在這種背景下作為新一代的標(biāo)準(zhǔn)背板平臺被提出并得到快速的發(fā)展。它由PCI工業(yè)計(jì)算機(jī)制造商協(xié)會（PICMG）開發(fā)，其主要目的是定義一種開放的通信和計(jì)算架構(gòu)，使它們能被方便而迅速地集成，滿足高性能系統(tǒng)業(yè)務(wù)的要求。ATCA作為標(biāo)準(zhǔn)串行總線結(jié)構(gòu)，支持高速互聯(lián)、不同背板拓?fù)洹⒏咝盘柮芏取?biāo)準(zhǔn)機(jī)械與電氣特性、足夠步線長度等特性，滿足當(dāng)前和未來高系統(tǒng)帶寬的要求。 采用FPGA設(shè)計(jì)高速串行接口將為設(shè)計(jì)帶來巨大的靈活性和可擴(kuò)展能力。Xilinx Virtex-IIPro系列FPGA芯片內(nèi)置了最多24個(gè)RocketIO收發(fā)器，提供從622Mbps到3.125Gbps的數(shù)據(jù)速率并支持所有新興的高速串行I/O接口標(biāo)準(zhǔn)。結(jié)合其強(qiáng)大的邏輯處理能力、豐富的IP核心支持和內(nèi)置PowerPC處理器，為企業(yè)從并行連接向串行連接的過渡提供了一個(gè)理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設(shè)計(jì)傳輸速率為2.5Gbps的高速串行背板接口，該背板接口完全符合PICMG3.0規(guī)范。本文對串行高速通道技術(shù)的發(fā)展背景、現(xiàn)狀及應(yīng)用進(jìn)行了簡要的介紹和分析，詳細(xì)分析了所涉及到的主要技術(shù)包括線路編解碼、控制字符、逗點(diǎn)檢測、擾碼、時(shí)鐘校正、通道綁定、預(yù)加重等。同時(shí)對AdvancedTCA規(guī)范以及Aurora鏈路層協(xié)議進(jìn)行了分析， 并在此基礎(chǔ)上給出了FPGA的設(shè)計(jì)方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設(shè)計(jì)工具，可在標(biāo)準(zhǔn)ATCA機(jī)框內(nèi)完成單通道速率為2.5Gbps的全網(wǎng)格互聯(lián)。
上傳時(shí)間： 2013-05-29
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