糾錯(cuò)碼技術(shù)是一種通過(guò)增加一定冗余信息來(lái)提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤,在深空通信、移動(dòng)通信、磁盤(pán)陣列、光存儲(chǔ)及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲(chǔ)媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛,在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC:Reed-Solomon ProductCode)進(jìn)行糾錯(cuò),RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開(kāi)發(fā)階段具有安全、方便、可隨時(shí)修改設(shè)計(jì)等不可替代的優(yōu)點(diǎn),在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計(jì)的靈活性,可靠性,同時(shí)提高硬件開(kāi)發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點(diǎn)使其得到越來(lái)越廣泛的應(yīng)用,F(xiàn)PGA設(shè)計(jì)技術(shù)也被越來(lái)越多的設(shè)計(jì)人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法,提出RS編碼器實(shí)現(xiàn)方案,詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實(shí)現(xiàn),針對(duì)ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯(cuò)RS譯碼器實(shí)現(xiàn)方案,在譯碼器復(fù)雜度和延時(shí)上作了折衷,降低了譯碼器的復(fù)雜度并提高了最高工作頻率,利用有限域乘法器的特性對(duì)編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率,節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計(jì)并成功實(shí)現(xiàn)了RS(208,192)編譯碼器。
上傳時(shí)間: 2013-07-20
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頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前,常用的頻率合成技術(shù)有直接式頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細(xì)且相位連續(xù)的信號(hào),也可以通過(guò)改變相位字改變信號(hào)的相位,因此也廣泛用于數(shù)字通信領(lǐng)域。 本論文是利用FPGA完成一個(gè)DDS系統(tǒng)。DDS是把一系列數(shù)字量形式的信號(hào)通過(guò)D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表,然后通過(guò)高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括:相位累加器,可在時(shí)鐘的控制下完成相位的累加(一般由ROM實(shí)現(xiàn));DA轉(zhuǎn)換電路,將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。 本文根據(jù)設(shè)計(jì)指標(biāo),進(jìn)行了DDS系統(tǒng)分析和設(shè)計(jì),包括DDS系統(tǒng)框圖的設(shè)計(jì),相位控制字和頻率控字的設(shè)計(jì),以及軟件和硬件設(shè)計(jì),重點(diǎn)在于利用FPGA改進(jìn)設(shè)計(jì),包括控制系統(tǒng)(頻率控制器和初始相位控制器),尋址系統(tǒng)(相位累加器和數(shù)據(jù)存儲(chǔ)器),以及轉(zhuǎn)換系統(tǒng)(D/A轉(zhuǎn)換器和濾波器)的設(shè)計(jì)。介紹了利用現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)實(shí)現(xiàn)數(shù)控振蕩器(DNO,即DDS)的原理、電路結(jié)構(gòu),重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法,給出了采用ALTERA公司的FIEX1OK系列FPGA芯片EPF10K20TC144-4芯片進(jìn)行直接數(shù)字頻率合成的VHDL源程序。
上傳時(shí)間: 2013-04-24
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數(shù)字語(yǔ)音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語(yǔ)音信號(hào)壓縮編碼是數(shù)字語(yǔ)音信號(hào)處理的一個(gè)方面,它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語(yǔ)音編碼中,美國(guó)聯(lián)邦標(biāo)準(zhǔn)混合激勵(lì)線性預(yù)測(cè)(MELP—Mixed Excited Linear Prediction)算法在2.4kb/s的碼率下取得了較好的語(yǔ)音質(zhì)量,具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺(tái)在數(shù)字信號(hào)處理和通信領(lǐng)域具有著獨(dú)特的優(yōu)勢(shì)。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問(wèn)題,而且其靈活的可配置特性,使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。 本論文闡述了一種基于FPGA的混合激勵(lì)線性預(yù)測(cè)聲碼器的研究與設(shè)計(jì)。首先介紹了語(yǔ)音編碼研究的發(fā)展?fàn)顩r以及低速率語(yǔ)音編碼研究的意義,接著在對(duì)MELP算法進(jìn)行深入分析的基礎(chǔ)上,提出了利用DSP Builder在Matlab中建模的思路及實(shí)現(xiàn)過(guò)程,最后本文把重點(diǎn)放在MELP聲碼器的編解碼器設(shè)計(jì)上,利用DSP Builder、QuartusⅡ分別設(shè)計(jì)了其中的濾波器、分幀加窗處理、線性預(yù)測(cè)分析等關(guān)鍵模塊。 在Simulink環(huán)境下運(yùn)用SignalCompiler對(duì)編解碼系統(tǒng)進(jìn)行功能仿真,為了便于仿真,系統(tǒng)中沒(méi)有設(shè)計(jì)的模塊在Simulink中用數(shù)學(xué)模型代替,仿真結(jié)果表明,合成語(yǔ)音信號(hào)與原始信號(hào)很好的擬合,系統(tǒng)編解碼后語(yǔ)音質(zhì)量基本良好。
上傳時(shí)間: 2013-06-02
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在傳統(tǒng)的電力電子電路中,DC/DC變換器通常采用模擬電路實(shí)現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比,有著顯著的優(yōu)點(diǎn),數(shù)字控制可以實(shí)現(xiàn)復(fù)雜的控制策略,同時(shí)大大提高系統(tǒng)的可靠性和靈活性,并易于實(shí)現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動(dòng)領(lǐng)域,DC/DC變換器由于其開(kāi)關(guān)頻率較高,一般其外圍功能由DSP或微處理器完成,而控制的核心,如PWM發(fā)生等大多采用專用控制芯片實(shí)現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點(diǎn),近年來(lái)在數(shù)字控制領(lǐng)域受到越來(lái)越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計(jì)及仿真,采用Xinlix的VIRTEX-Ⅱ PRO FPGA開(kāi)發(fā)板實(shí)現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手,根據(jù)它的物理特性,研究了該變換器的狀態(tài)空間平均模型和小信號(hào)分析。為了獲得高性能的開(kāi)關(guān)電源,提出并分析了混雜模型設(shè)計(jì)方案,然后進(jìn)行了控制器設(shè)計(jì)。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型,并進(jìn)行仿真研究。浮點(diǎn)仿真的運(yùn)算精度與溢出問(wèn)題,影響了仿真的精度。為了克服這些不足,作者采用了定點(diǎn)仿真方法,得到了滿意的仿真結(jié)果。論文還著重論述了開(kāi)關(guān)電源的數(shù)字控制器部分,數(shù)字控制器一般由三個(gè)主要功能模塊組成:模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation:DPWM)和數(shù)字補(bǔ)償器。文中重點(diǎn)研究了DPWM和數(shù)字補(bǔ)償器,闡述了目前高頻數(shù)字控制變換器中存在的主要問(wèn)題,特別是高頻狀態(tài)下DPWM分辨率較低,影響控制精度,甚至引起極限環(huán)(Limit Cycling)現(xiàn)象,對(duì)DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問(wèn)題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法,該方法在不提高系統(tǒng)硬件頻率的前提下,采用軟件使DPWM的分辨率大大提高。作者還設(shè)計(jì)了兩種數(shù)字補(bǔ)償器,并進(jìn)行了分析比較,選擇了合適的補(bǔ)償算法,達(dá)到了改善系統(tǒng)性能的目的。 設(shè)計(jì)完成后,作者使用ISE 9.1i軟件進(jìn)行了FPGA實(shí)現(xiàn)的前、后仿真,驗(yàn)證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計(jì),采用32MHz的硬件晶振實(shí)現(xiàn)了11-bit的DPWM分辨率,開(kāi)關(guān)頻率達(dá)到1MHz,得到了滿意的系統(tǒng)性能,論文最后給出了仿真和實(shí)驗(yàn)結(jié)果。
標(biāo)簽: FPGA DCDC 高頻 數(shù)字
上傳時(shí)間: 2013-07-23
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正交頻分復(fù)用(OFDM)技術(shù)是一種多載波數(shù)字調(diào)制技術(shù),具有頻譜利用率高、抗多徑干擾能力強(qiáng)、成本低等特點(diǎn),適合無(wú)線通信的高速化、寬帶化及移動(dòng)化的需求,將成為下一代無(wú)線通信系統(tǒng)(4G)的核心調(diào)制傳輸技術(shù)。 本文首先描述了OFDM技術(shù)的基本原理。對(duì)OFDM的調(diào)制解調(diào)以及其中涉及的特性和關(guān)鍵技術(shù)等做了理論上的分析,指出了OFDM區(qū)別于其他調(diào)制技術(shù)的巨大優(yōu)勢(shì);然后針對(duì)OFDM中的信道估計(jì)技術(shù),深入分析了基于FFT級(jí)聯(lián)的信道估計(jì)理論和基于聯(lián)合最大似然函數(shù)的半盲分組估計(jì)理論,在此基礎(chǔ)上詳細(xì)研究描述了用于OFDM系統(tǒng)的迭代的最大似然估計(jì)算法,并利用Matlab做了相應(yīng)的仿真比較,驗(yàn)證了它們的有效性。 而后,在Matlab中應(yīng)用Simulink工具構(gòu)建OFDM系統(tǒng)仿真平臺(tái)。在此平臺(tái)上,對(duì)OFDM系統(tǒng)在多徑衰落、高斯白噪聲等多種不同的模型參數(shù)下進(jìn)行了仿真,并給出了數(shù)據(jù)曲線,通過(guò)分析結(jié)果可正確評(píng)價(jià)OFDM系統(tǒng)在多個(gè)方面的性能。 在綜合了OFDM的系統(tǒng)架構(gòu)和仿真分析之后,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的OFDM調(diào)制解調(diào)系統(tǒng)。首先根據(jù)802.16協(xié)議和OFDM系統(tǒng)的具體要求,設(shè)定了合理的參數(shù);然后從調(diào)制器和解調(diào)器的具體組成模塊入手,對(duì)串/并轉(zhuǎn)換,QPSK映射,過(guò)采樣處理,插入導(dǎo)頻,添加循環(huán)前綴,IFFT/FFT,幀同步檢測(cè)等各個(gè)模塊進(jìn)行硬件設(shè)計(jì),詳細(xì)介紹了各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)過(guò)程,并給出了相應(yīng)的仿真波形和參數(shù)說(shuō)明。其中,針對(duì)定點(diǎn)運(yùn)算的局限性,為系統(tǒng)設(shè)計(jì)并自定義了24位的浮點(diǎn)運(yùn)算格式,參與傅立葉反變換和傅立葉變換的運(yùn)算,在系統(tǒng)參數(shù)允許的范圍內(nèi),充分利用了有限資源,提高了系統(tǒng)運(yùn)算精度;然后重點(diǎn)描述了基于FPGA的快速傅立葉變換算法的改進(jìn)、優(yōu)化和設(shè)計(jì)實(shí)現(xiàn),針對(duì)原始快速傅立葉變換FPGA實(shí)現(xiàn)算法運(yùn)算空閑時(shí)間過(guò)多,資源占用較大的問(wèn)題,提出了帶有流水作業(yè)功能、資源占用較少的快速傅立葉變換優(yōu)化算法設(shè)計(jì)方案,使之運(yùn)用于OFDM基帶處理系統(tǒng)當(dāng)中并加以實(shí)現(xiàn),結(jié)果滿足系統(tǒng)參數(shù)的需求。最后以理論分析為依據(jù),對(duì)整個(gè)OFDM的基帶處理系統(tǒng)進(jìn)行了系統(tǒng)調(diào)試與性能分析,證明了設(shè)計(jì)的可行性。 綜上所述,本文完成了一個(gè)基于FPGA的OFDM基帶處理系統(tǒng)的設(shè)計(jì)、仿真和實(shí)現(xiàn)。本設(shè)計(jì)為OFDM通信系統(tǒng)的進(jìn)一步改進(jìn)提供了大量有用的數(shù)據(jù)。
標(biāo)簽: FPGA OFDM 調(diào)制解調(diào)器
上傳時(shí)間: 2013-04-24
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偏移正交相移鍵控(OQPSK:Offset Quadrature Phase Shift Keying)調(diào)制技術(shù)是一種恒包絡(luò)調(diào)制技術(shù),具有頻譜利用率高、頻譜特性好等特點(diǎn),廣泛應(yīng)用于衛(wèi)星通信和移動(dòng)通信領(lǐng)域。 論文以某型偵收設(shè)備中OQPSK解調(diào)器的全數(shù)字化為研究背景,設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的全數(shù)字OQPSK調(diào)制解調(diào)器,其中調(diào)制器主要用于仿真未知信號(hào),作為測(cè)試信號(hào)源。論文研究了全數(shù)字OQPSK調(diào)制解調(diào)的基本算法,包括成形濾波器、NCO模型、載波恢復(fù)、定時(shí)恢復(fù)等;完成了整個(gè)調(diào)制解調(diào)算法的MATLAB仿真。在此基礎(chǔ)上,采用VHDL硬件描述語(yǔ)言在Xilinx公司ISE7.1開(kāi)發(fā)環(huán)境下設(shè)計(jì)并實(shí)現(xiàn)了各個(gè)算法模塊,并在硬件平臺(tái)上加以實(shí)現(xiàn)。通過(guò)實(shí)際現(xiàn)場(chǎng)測(cè)試,實(shí)現(xiàn)了對(duì)所偵收信號(hào)的正確解調(diào)。論文還實(shí)現(xiàn)了解調(diào)器的百兆以太網(wǎng)接口,使得系統(tǒng)可以方便地將解調(diào)數(shù)據(jù)發(fā)送給計(jì)算機(jī)進(jìn)行后續(xù)處理。
標(biāo)簽: OQPSK FPGA 調(diào)制解調(diào)器
上傳時(shí)間: 2013-05-19
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本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo),對(duì)Turbo碼的編譯碼算法和用硬件語(yǔ)言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先,在理論上對(duì)Turbo碼的編譯碼原理進(jìn)行了介紹,確定了Max-log-MAF算法的譯碼算法,結(jié)合CCSDS標(biāo)準(zhǔn),在實(shí)現(xiàn)編碼器時(shí),針對(duì)標(biāo)準(zhǔn)中給定的幀長(zhǎng)、碼率與交織算法,以及偽隨機(jī)序列模塊與幀同步模塊,提出了相應(yīng)解決方案;而在相應(yīng)的譯碼器設(shè)計(jì)中,采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法,權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素,優(yōu)先考慮面積因素,提高元件的重復(fù)利用率和降低電路復(fù)雜度,來(lái)實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊,分別闡述了實(shí)現(xiàn)過(guò)程。 然后,基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺(tái),與用Matlab語(yǔ)言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較,得到該設(shè)計(jì)的功能驗(yàn)證。 最后,研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù),如滑動(dòng)窗譯碼,歸一化處理,停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì),將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開(kāi)發(fā)環(huán)境中針對(duì)目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合,證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量,減少譯碼時(shí)延和存儲(chǔ)器面積從而降低功耗。
上傳時(shí)間: 2013-04-24
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本文介紹了一種采用單片F(xiàn)PGA 芯片進(jìn)行出租車計(jì)費(fèi)器的設(shè)計(jì)方法,主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計(jì)方法,利用FPGA 的可編程性,簡(jiǎn)潔而又多變的設(shè)計(jì)方法,縮短了研發(fā)周期,同時(shí)使出租車計(jì)費(fèi)器體積更小功能更強(qiáng)大。本設(shè)計(jì)不僅實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的一些基本功能,同時(shí)考慮到出租車行業(yè)的一些特殊性,更注重了把一些新的思路加入到設(shè)計(jì)中。主要包括采用了FPGA 芯片,使用VHDL 語(yǔ)言進(jìn)行編程,使其具有了更強(qiáng)的移植性,更加利于產(chǎn)品升級(jí);利用LCD 液晶顯示取代了傳統(tǒng)的LED顯示,使其在顯示時(shí)更靈活多變,可以按需要改變顯示內(nèi)容而不拘泥于硬件; 靈活的計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定使得油價(jià)波動(dòng)等成本因數(shù)和出租車價(jià)格聯(lián)動(dòng)成為可能; 同時(shí)也增加了統(tǒng)計(jì)功能、密碼設(shè)定、超速警報(bào)、路橋費(fèi)等新的功能使得本設(shè)計(jì)更加具有實(shí)用價(jià)值。
標(biāo)簽: FPGA 出租車計(jì)費(fèi)器
上傳時(shí)間: 2013-08-02
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光纖水聽(tīng)器自問(wèn)世以來(lái),在巨大的軍事價(jià)值和民用價(jià)值推動(dòng)下得到了迅速發(fā)展,已逐漸從實(shí)驗(yàn)室研究階段走向工程應(yīng)用。同時(shí)隨著光纖水聽(tīng)器的不斷發(fā)展,對(duì)水聲信號(hào)的檢測(cè)技術(shù)以及數(shù)字處理能力也提出了新的要求。論文在此背景下開(kāi)展了一系列研究工作,并提出了利用FPGA(Field ProgrammableGate Array,現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)光纖3×3耦合器解調(diào)算法的新思路。 目前干涉型光纖水聽(tīng)器的解調(diào)一般采用PGC(Phase Generated Carrier,相位生成載波技術(shù))技術(shù)和基于3×3光纖耦合器干涉的解調(diào)技術(shù)。PGC技術(shù)在解調(diào)過(guò)程中引入了載波信號(hào),它對(duì)采樣率,激光器等的要求都較高,因此我們把目光投向3×3耦合器解調(diào)技術(shù),文中對(duì)其解調(diào)原理進(jìn)行了闡述,對(duì)采樣率的確定進(jìn)行了討論,并對(duì)3×3耦合器三路輸出不對(duì)稱的情況進(jìn)行了分析,最后在本文的結(jié)論部分提出了基于3×3耦合器解調(diào)的改良方案。 目前,光纖信號(hào)數(shù)字化解調(diào)的硬件實(shí)現(xiàn)采用DSP(Digital Signal Process,可編程數(shù)字信號(hào)處理器)信號(hào)處理機(jī),與之相比,F(xiàn)PGA解調(diào)具有速度快、資源占用少、易于擴(kuò)展等優(yōu)勢(shì)。本文對(duì)FPGA與DSP、ASIC(application-specificintegrated circuit,專用集成電路)實(shí)現(xiàn)方案進(jìn)行了對(duì)比,分析了適合利用FPGA實(shí)現(xiàn)的算法所應(yīng)具備的特征;介紹了3×3耦合器解調(diào)算法中各個(gè)模塊的設(shè)計(jì)情況;分析了系統(tǒng)的工作情況,硬件的構(gòu)造及芯片的選擇,最后驗(yàn)證了利用FPGA可以實(shí)現(xiàn)3×3耦合器解調(diào)算法。
標(biāo)簽: 干涉型 光纖水聽(tīng)器 信號(hào)解調(diào) 方法研究
上傳時(shí)間: 2013-07-03
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數(shù)字存儲(chǔ)示波器(DSO)上世紀(jì)八十年代開(kāi)始出現(xiàn),由于當(dāng)時(shí)它的帶寬和分辨率較低,實(shí)時(shí)性較差,沒(méi)有具備模擬示波器的某些特點(diǎn),因此并沒(méi)有受到人們的重視。隨著數(shù)字電路、大規(guī)模集成電路及微處理器技術(shù)的發(fā)展,尤其是高速模/數(shù)(A/D)轉(zhuǎn)換器及半導(dǎo)體存儲(chǔ)器(RAM)的發(fā)展,數(shù)字存儲(chǔ)示波器的采樣速率和實(shí)時(shí)性能得到了很大的提高,在工程測(cè)量中,越來(lái)越多的工程師用DSO來(lái)替代模擬示波器。 本文介紹了一款雙通道采樣速率達(dá)1GHz,分辨率為8Bits,實(shí)時(shí)帶寬為200MHz數(shù)字存儲(chǔ)示波器的研制。通過(guò)對(duì)具體功能和技術(shù)指標(biāo)的分析,提出了FPGA+ARM架構(gòu)的技術(shù)方案。然后,本文分模塊詳細(xì)敘述了整機(jī)系統(tǒng)中部分模塊,包括前端高速A/D轉(zhuǎn)換器和FPGA的硬件模塊設(shè)計(jì),數(shù)據(jù)處理模塊軟件的設(shè)計(jì),以及DSO的GPIB擴(kuò)展接口邏輯模塊的設(shè)計(jì)。 本文在分析了傳統(tǒng)DSO架構(gòu)的基礎(chǔ)上,提出了本系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)方案。在高速A/D選擇上,國(guó)家半導(dǎo)體公司2005年推出的雙通道采樣速率達(dá)500MHz高速A/D轉(zhuǎn)換器芯片ADC08D500,利用其雙邊沿采樣模式(DES)實(shí)現(xiàn)對(duì)單通道1GHz的采樣速率,并且用Xilinx公司Spraten-3E系列FPGA作為數(shù)據(jù)緩沖單元和存儲(chǔ)單元,提高了系統(tǒng)的集成度和穩(wěn)定性。其中,F(xiàn)PGA緩沖單元完成對(duì)不同時(shí)基情況下多通道數(shù)據(jù)的抽取,處理單元完成對(duì)數(shù)據(jù)正弦內(nèi)插的計(jì)算,而DSO中其余數(shù)據(jù)處理功能包括數(shù)字濾波和FFT設(shè)計(jì)在后端的ARM內(nèi)完成。DSO中常用的GPIB接口放在FPGA內(nèi)集成,不僅充分利用了FPGA內(nèi)豐富的邏輯資源,而且降低了整機(jī)成本,也減少了電路規(guī)模。 最后,利用ChipscopePro工具對(duì)采樣系統(tǒng)進(jìn)行調(diào)試,并分析了數(shù)據(jù)中的壞數(shù)據(jù)產(chǎn)生的原因,提出了解決方案, 并給出了FPGA接收高速A/D的正確數(shù)據(jù)。
標(biāo)簽: FPGA 高速實(shí)時(shí)數(shù) 字存儲(chǔ) 示波器
上傳時(shí)間: 2013-07-07
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