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業(yè)(yè)務(wù)流程

  • Proteus+7.5+SP3安裝流程

    Proteus+7.5+SP3安裝流程

    標(biāo)簽: Proteus 7.5 SP 流程

    上傳時(shí)間: 2013-11-18

    上傳用戶:lx9076

  • 修數(shù)字板流程

    提供數(shù)字板維修流程的一些實(shí)際經(jīng)驗(yàn),希望對(duì)您有所幫助!

    標(biāo)簽: 數(shù)字板 流程

    上傳時(shí)間: 2014-11-15

    上傳用戶:sssnaxie

  • 單片機(jī)C語言控制電機(jī)星三角自動(dòng)起動(dòng)

    本程序包括內(nèi)容有: 1、外控制線路接線 2、控制板接線 3、參考:三相異步電動(dòng)機(jī)Y-△起動(dòng)電路的工作原理 4、程序控制運(yùn)行流程 5、完整程序

    標(biāo)簽: 單片機(jī) C語言 控制 電機(jī)

    上傳時(shí)間: 2013-10-14

    上傳用戶:shenlan

  • C51原理及相關(guān)基礎(chǔ)入門知識(shí)

    C51原理及相關(guān)基礎(chǔ)入門知識(shí) 第一章:C51 流程控制語句一、分類條件語句、循環(huán)語句和開關(guān)語句。下面將對(duì)這些語句作詳細(xì)介紹。(1) 條件語句條件語句的一般形式為:if(表達(dá)式)語句 1;else語句 2;上述結(jié)構(gòu)表示: 如果表達(dá)式的值為非0(TURE)即真, 則執(zhí)行語句1, 執(zhí)行完語句1 從語句2 后開始繼續(xù)向下執(zhí)行; 如果表達(dá)式的值為 0(FALSE)即假, 則跳過語句1 而執(zhí)行語句2。所謂表達(dá)式是指關(guān)系表達(dá)式和邏輯表達(dá)式的結(jié)合式。注意:1. 條件執(zhí)行語句中"else 語句2;"部分是選擇項(xiàng), 可以缺省, 此時(shí)條件語句變成:if(表達(dá)式) 語句1;表示若表達(dá)式的值為非 0 則執(zhí)行語句1 , 否則跳過語句1 繼續(xù)執(zhí)行。2. 如果語句1 或語句2 有多于一條語句要執(zhí)行時(shí), 必須使用"{"和"}" 把這些語句包括在其中, 此時(shí)條件語句形式為:if(表達(dá)式){語句體 1;}else{語句體 2;}3. 條件語句可以嵌套, 這種情況經(jīng)常碰到, 但條件嵌套語句容易出錯(cuò), 其原因主要是不知道哪個(gè)if 對(duì)應(yīng)哪個(gè)else。例如:if(x>20||x<-10)if(y<=100&&y>x)printf("Good");elseprintf("Bad");對(duì)于上述情況,規(guī)定: else 語句與最近的一個(gè)if 語句匹配, 上例中的 else 與 if(y<=100&&y>x) 相匹配。為了使 else 與if(x>20||x<-10) 相匹配, 必須用花括號(hào)。如下所示:if(x>20||x<-10){if(y<=100&&y>x)printf("Good");}

    標(biāo)簽: C51 入門知識(shí)

    上傳時(shí)間: 2013-10-24

    上傳用戶:Sophie

  • 1.3.5 嵌入微處理器的FPGA設(shè)計(jì)流程

    1.3.5 嵌入微處理器的FPGA設(shè)計(jì)流程。

    標(biāo)簽: FPGA 嵌入微處理器 設(shè)計(jì)流程

    上傳時(shí)間: 2013-11-08

    上傳用戶:ljj722

  • 使用QUARTUS_II做FPGA開發(fā)全流程_傻瓜式詳細(xì)教程

    用QUARTUS_II做FPGA開發(fā)全流程

    標(biāo)簽: QUARTUS_II FPGA 流程 傻瓜式

    上傳時(shí)間: 2013-11-18

    上傳用戶:DXM35

  • 1.3 FPGA的設(shè)計(jì)流程

    1.3 FPGA的設(shè)計(jì)流程。

    標(biāo)簽: FPGA 1.3 設(shè)計(jì)流程

    上傳時(shí)間: 2013-10-09

    上傳用戶:lwwhust

  • 使用QUARTUS II做開發(fā)全流程

    使用QUARTUS II做開發(fā)全流程,傻瓜式詳細(xì)教程

    標(biāo)簽: QUARTUS 流程

    上傳時(shí)間: 2013-10-12

    上傳用戶:731140412

  • 對(duì)Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

      電子發(fā)燒友網(wǎng)核心提示:Altera公司昨日宣布,在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程,同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。    Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃,能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改,其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink,以及Altera的DSP Builder高級(jí)模塊庫,支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP,這些應(yīng)用包括,雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。

    標(biāo)簽: Altera FPGA DSP 28

    上傳時(shí)間: 2014-12-28

    上傳用戶:18888888888

  • ISE13設(shè)計(jì)流程詳解

    ISE13[1].1_設(shè)計(jì)流程詳解

    標(biāo)簽: ISE 13 設(shè)計(jì)流程

    上傳時(shí)間: 2013-10-14

    上傳用戶:hebmuljb

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