VerlogHDL 代碼，對(duì)AD0809讀取的數(shù)據(jù)顯示譯碼，采取查找表的方式
標(biāo)簽： VerlogHDL 代碼
上傳時(shí)間： 2015-12-26
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高頻小信號(hào)放大器，采用1496模擬乘法器，分為調(diào)制解調(diào)模塊
標(biāo)簽： 高頻小信號(hào) 放大器
上傳時(shí)間： 2016-02-17
上傳用戶：linlin
現(xiàn)在，常用的模擬乘法器基本上都已實(shí)現(xiàn)集成化。而且集成模擬乘法器是一種重要的非線性器件，廣泛應(yīng)用于頻率變換、信號(hào)處理電路中，構(gòu)成調(diào)制、解調(diào)或其它電路。隨著集成技術(shù)的發(fā)展和應(yīng)用的日益廣泛，它已成為繼集成運(yùn)算放大器后最通用的模擬集成電路之一。下面簡(jiǎn)單介紹一下模擬乘法器
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上傳時(shí)間： 2016-02-23
上傳用戶：kbnswdifs
RS（255，239）編碼的乘法器系數(shù)計(jì)算，用VC++實(shí)現(xiàn)
標(biāo)簽： 255
上傳時(shí)間： 2016-04-04
上傳用戶：dreamboy36
在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
標(biāo)簽： gf 13
上傳時(shí)間： 2016-05-24
上傳用戶：ynsnjs
msp各個(gè)模塊源碼 如定時(shí)器，COM，硬件乘法器比較器USART,ADC.
標(biāo)簽： msp 模塊 定時(shí)器 源碼
上傳時(shí)間： 2016-06-16
上傳用戶：txfyddz
兩條5級(jí)的并行流水線，乘法器還有一個(gè)簡(jiǎn)單的中斷系統(tǒng)（帶一個(gè)中斷管理的‘操作系統(tǒng)’吧），再加上一個(gè)編譯器。 主要是說明一下CPU的設(shè)計(jì)方法，還有一些簡(jiǎn)單的模塊例如加法器，乘法器
標(biāo)簽： 并行 流水線
上傳時(shí)間： 2014-01-05
上傳用戶：a673761058
常用經(jīng)典典型電路，如全加器，乘法器，如何減小資源
標(biāo)簽： 典型 電路
上傳時(shí)間： 2013-11-27
上傳用戶：lijinchuan
8位risc cpu的編寫，使用quartus軟件對(duì)其進(jìn)行寫入，里面內(nèi)置乘法器、除法器等模塊
標(biāo)簽： risc cpu 8位 編寫
上傳時(shí)間： 2016-08-13
上傳用戶：cc1915
使用列表法，VHDL語言實(shí)現(xiàn)的基于多項(xiàng)式基的有限域乘法器，用于AES算法等對(duì)有限域乘法有要求的算法
上傳時(shí)間： 2013-12-10
上傳用戶：愛死愛死
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