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時(shí)鐘分配

  • 電子時(shí)鐘 電子時(shí)鐘 電子時(shí)鐘 電子時(shí)鐘

    電子時(shí)鐘 電子時(shí)鐘 電子時(shí)鐘 電子時(shí)鐘

    標(biāo)簽:

    上傳時(shí)間: 2013-12-21

    上傳用戶:CSUSheep

  • 針對(duì)特定微處理器而開(kāi)發(fā)的程式

    針對(duì)特定微處理器而開(kāi)發(fā)的程式,其功能是控制基本的I/O,使之有時(shí)鐘的功能

    標(biāo)簽: 程式

    上傳時(shí)間: 2015-09-06

    上傳用戶:李彥東

  • 電子鐘

    電子鐘,實(shí)現(xiàn)自動(dòng)計(jì)時(shí)。proteus開(kāi)發(fā)

    標(biāo)簽:

    上傳時(shí)間: 2014-01-24

    上傳用戶:ljt101007

  • 針對(duì)FPGA設(shè)計(jì)的引腳分配算法

    隨著嵌入式系統(tǒng)的流行,可編程邏輯門(mén)陣列(FPGA)作為片上系統(tǒng)的應(yīng)用范圍越來(lái)越廣。隨著FPGA的規(guī)模越來(lái)越大,引腳分配對(duì)頻率的影響越來(lái)越大。   本文系統(tǒng)的闡述了FPGA的發(fā)展歷史,分析比較了國(guó)內(nèi)外的發(fā)展?fàn)顩r和發(fā)展趨勢(shì)...

    標(biāo)簽: FPGA 引腳 分配算法

    上傳時(shí)間: 2013-07-17

    上傳用戶:miaochun888

  • FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能

    FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能,臺(tái)灣人寫(xiě)的,關(guān)于FPGA應(yīng)用的技術(shù)文章

    標(biāo)簽: FPGA 嵌入式 系統(tǒng) 性能

    上傳時(shí)間: 2013-08-20

    上傳用戶:liuwei6419

  • 5分鐘學(xué)會(huì)使用CPLD

    5分鐘學(xué)會(huì)使用CPLD,經(jīng)典資料,有想學(xué)習(xí)CPLD的朋友有福了

    標(biāo)簽: CPLD

    上傳時(shí)間: 2013-08-22

    上傳用戶:xmsmh

  • 徑向功率分配合成器的設(shè)計(jì)

    討論一種多路徑向功率分配合成器的設(shè)計(jì)及其阻抗匹配問(wèn)題, 這種功率分配器和合成器合成效率高, 是固態(tài)功率合成的理想途徑。

    標(biāo)簽: 徑向 功率分配合成器

    上傳時(shí)間: 2013-12-24

    上傳用戶:linyao

  • 一種抑制電源分配網(wǎng)絡(luò)并聯(lián)諧振的方法

    提出一種增加去耦支路損耗抑制電源分配網(wǎng)絡(luò)PDN中并聯(lián)諧振的方法。該方法通過(guò)在去耦支路引入一個(gè)串聯(lián)電阻,使PDN的損耗增加,從而抑制PDN并聯(lián)諧振。給出了理論模型,借助Hyperlynx PI仿真軟件在DM642板卡上進(jìn)行仿真實(shí)驗(yàn)。結(jié)果表明,在去耦支路引入一個(gè)0.45 Ω電阻,可將PDN并聯(lián)諧振處的品質(zhì)因數(shù)Q從282抑制到13。同時(shí),分析了引入電阻對(duì)去耦效果的影響。當(dāng)引入電阻小于0.45 Ω時(shí),可通過(guò)增加去耦電容并聯(lián)個(gè)數(shù)來(lái)補(bǔ)償引入電阻對(duì)去耦的影響。

    標(biāo)簽: 電源分配 并聯(lián)諧振 網(wǎng)絡(luò)

    上傳時(shí)間: 2013-11-16

    上傳用戶:dick_sh

  • 飛機(jī)環(huán)形配電系統(tǒng)發(fā)電機(jī)負(fù)載分配均衡性研究

    為提高發(fā)電機(jī)并聯(lián)供電時(shí)負(fù)載分配均衡性,以運(yùn)X飛機(jī)分布式環(huán)形配電網(wǎng)絡(luò)為背景,運(yùn)X飛機(jī)配電系統(tǒng)中的八臺(tái)發(fā)電機(jī)采用分組并聯(lián)的方式接入配電網(wǎng),選取前艙配電系統(tǒng)上的兩臺(tái)發(fā)電機(jī),研究當(dāng)兩臺(tái)直流發(fā)電機(jī)分組并聯(lián)時(shí)的負(fù)載分配均衡性條件,以及影響負(fù)載均衡分配的因素,更進(jìn)一步提出負(fù)載均衡分配的解決方法。

    標(biāo)簽: 飛機(jī) 環(huán)形配電系統(tǒng) 發(fā)電機(jī) 均衡

    上傳時(shí)間: 2013-11-05

    上傳用戶:zhanditian

  • FPGA設(shè)計(jì)管腳分配注意點(diǎn)

    FPGA設(shè)計(jì)管腳分配注意點(diǎn)

    標(biāo)簽: FPGA 管腳分配

    上傳時(shí)間: 2014-12-28

    上傳用戶:franktu

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