使用時鐘PLL的源同步系統時序分析一）回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數的意義：Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結果的后處理得來。請看下面圖示：圖一為實際電路，激勵源從輸出端，經過互連到達接收端，傳輸延時如圖示Rmin，Rmax，Fmin，Fmax。圖二為對應輸出端的測試負載電路，測試負載延時如圖示Rising，Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。
上傳時間： 2013-11-05
上傳用戶：VRMMO
觸發器是時序邏輯電路的基本構成單元，按功能不同可分為 RS 觸發器、 JK 觸發器、 D 觸發器及 T 觸發器四種，其功能的描述可以使用功能真值表、激勵表、狀態圖及特性方程。只要增加門電路便可以實現不同功能觸發器的相互轉換，例如要將 D 觸發器轉換為 JK 觸發器，轉換的關鍵是推導出 D 觸發器的輸入端 D 與 JK 觸發器的輸入端J 、 K 及狀態輸出端 Qn 的邏輯表達式，然后用門電路去實現該邏輯表達式。具體的設計方法有公式法和圖表法兩種。
上傳時間： 2014-12-23
上傳用戶：lbbyxmoran
虛短和虛斷的概念 由于運放的電壓放大倍數很大，一般通用型運算放大器的開環電壓放大倍數都在80 dB以上。而運放的輸出電壓是有限的，一般在 10 V～14 V。因此運放的差模輸入電壓不足1 mV，兩輸入端近似等電位，相當于 “短路”。開環電壓放大倍數越大，兩輸入端的電位越接近相等。 “虛短”是指在分析運算放大器處于線性狀態時，可把兩輸入端視為等電位，這一特性稱為虛假短路，簡稱虛短。顯然不能將兩輸入端真正短路。 由于運放的差模輸入電阻很大，一般通用型運算放大器的輸入電阻都在1MΩ以上。因此流入運放輸入端的電流往往不足1uA，遠小于輸入端外電路的電流。故 通常可把運放的兩輸入端視為開路，且輸入電阻越大，兩輸入端越接近開路?！疤摂唷笔侵冈诜治鲞\放處于線性狀態時，可以把兩輸入端視為等效開路，這一特性 稱為虛假開路，簡稱虛斷。顯然不能將兩輸入端真正斷路。 在分析運放電路工作原理時，首先請各位暫時忘掉什么同向放大、反向放大，什么加法器、減法器，什么差動輸入……暫時忘掉那些輸入輸出關系的公式……這些東東只會干擾你，讓你更糊涂﹔也請各位暫時不要理會輸入偏置電流、共模抑制比、失調電壓等電路參數，這是設計者要考慮的事情。我們理解的就是理想放大器(其實在維修中和大多數設計過程中，把實際放大器當做理想放大器來分析也不會有問題)。
上傳時間： 2013-11-04
上傳用戶：181992417
PCB線寬和電流關系公式 先計算Track的截面積，大部分PCB的銅箔厚度為35um（即 1oz）它乘上線寬就是截面積，注意換算成平方毫米。 有一個電流密度經驗值，為15~25安培/平方毫米。把它稱上截面積就得到通流容量。 I=KT（0.44）A（0.75）， 括號里面是指數， K為修正系數，一般覆銅線在內層時取0.024，在外層時取0.048 T為最大溫升，單位為攝氏度（銅的熔點是1060℃） A為覆銅截面積，單位為square mil. I為容許的最大電流，單位為安培。 一般 10mil=0.010inch=0.254mm 1A ， 250mil=6.35mm 8.3A ？倍數關系，與公式不符 ？
上傳時間： 2013-10-11
上傳用戶：ls530720646
導線的電流承載值與導線線的過孔數量焊盤存在的直接關系（目前沒有找到焊盤和過孔孔徑每平方毫米對線路的承載值影響的計算公式，有心的朋友可以自己去找一下，個人也不是太清楚，不在說明）這里只做一下簡單的一些影響到線路電流承載值的主要因素。
上傳時間： 2014-01-25
上傳用戶：一諾88
LVDS(低壓差分信號)標準ANSI/TIA /E IA26442A22001廣泛應用于許多接口器件和一些ASIC及FPGA中。文中探討了LVDS的特點及其PCB (印制電路板)設計,糾正了某些錯誤認識。應用傳輸線理論分析了單線阻抗、雙線阻抗及LVDS差分阻抗計算方法,給出了計算單線阻抗和差分阻抗的公式,通過實際計算說明了差分阻抗與單線阻抗的區別,并給出了PCB布線時的幾點建議。關鍵詞: LVDS, 阻抗分析, 阻抗計算, PCB設計 LVDS (低壓差分信號)是高速、低電壓、低功率、低噪聲通用I/O接口標準,其低壓擺幅和差分電流輸出模式使EM I (電磁干擾)大大降低。由于信號輸出邊緣變化很快,其信號通路表現為傳輸線特性。因此,在用含有LVDS接口的Xilinx或Altera等公司的FP2GA及其它器件進行PCB (印制電路板)設計時,超高速PCB設計和差分信號理論就顯得特別重要。
上傳時間： 2013-11-19
上傳用戶：水中浮云
第一章 傳輸線理論一 傳輸線原理二 微帶傳輸線三 微帶傳輸線之不連續分析第二章 被動組件之電感設計與分析一 電感原理二 電感結構與分析三 電感設計與模擬四 電感分析與量測傳輸線理論與傳統電路學之最大不同，主要在于組件之尺寸與傳導電波之波長的比值。當組件尺寸遠小于傳輸線之電波波長時，傳統的電路學理論才可以使用，一般以傳輸波長（Guide wavelength）的二十分之ㄧ（λ/20）為最大尺寸，稱為集總組件（Lumped elements）；反之，若組件的尺寸接近傳輸波長，由于組件上不同位置之電壓或電流的大小與相位均可能不相同，因而稱為散布式組件（Distributed elements）。 由于通訊應用的頻率越來越高，相對的傳輸波長也越來越小，要使電路之設計完全由集總組件所構成變得越來越難以實現，因此，運用散布式組件設計電路也成為無法避免的選擇。 當然，科技的進步已經使得集總組件的制作變得越來越小，例如運用半導體制程、高介電材質之低溫共燒陶瓷（LTCC）、微機電（MicroElectroMechanical Systems, MEMS）等技術制作集總組件，然而，其中電路之分析與設計能不乏運用到散布式傳輸線的理論，如微帶線（Microstrip Lines）、夾心帶線（Strip Lines）等的理論。因此，本章以討論散布式傳輸線的理論開始，進而以微帶傳輸線為例介紹其理論與公式，并討論微帶傳輸線之各種不連續之電路，以作為后續章節之被動組件的運用。
標簽： 傳輸線
上傳時間： 2014-01-10
上傳用戶：sunshie
PCB 被動組件的隱藏特性解析 傳統上，EMC一直被視為「黑色魔術（black magic）」。其實，EMC是可以藉由數學公式來理解的。不過，縱使有數學分析方法可以利用，但那些數學方程式對實際的EMC電路設計而言，仍然太過復雜了。幸運的是，在大多數的實務工作中，工程師并不需要完全理解那些復雜的數學公式和存在于EMC規范中的學理依據，只要藉由簡單的數學模型，就能夠明白要如何達到EMC的要求。本文藉由簡單的數學公式和電磁理論，來說明在印刷電路板（PCB）上被動組件（passivecomponent）的隱藏行為和特性，這些都是工程師想讓所設計的電子產品通過EMC標準時，事先所必須具備的基本知識。導線和PCB走線導線（wire）、走線（trace）、固定架……等看似不起眼的組件，卻經常成為射頻能量的最佳發射器（亦即，EMI的來源）。每一種組件都具有電感，這包含硅芯片的焊線（bond wire）、以及電阻、電容、電感的接腳。每根導線或走線都包含有隱藏的寄生電容和電感。這些寄生性組件會影響導線的阻抗大小，而且對頻率很敏感。依據LC 的值（決定自共振頻率）和PCB走線的長度，在某組件和PCB走線之間，可以產生自共振（self-resonance），因此，形成一根有效率的輻射天線。在低頻時，導線大致上只具有電阻的特性。但在高頻時，導線就具有電感的特性。因為變成高頻后，會造成阻抗大小的變化，進而改變導線或PCB 走線與接地之間的EMC 設計，這時必需使用接地面（ground plane）和接地網格（ground grid）。導線和PCB 走線的最主要差別只在于，導線是圓形的，走線是長方形的。導線或走線的阻抗包含電阻R和感抗XL = 2πfL，在高頻時，此阻抗定義為Z = R + j XL j2πfL，沒有容抗Xc = 1/2πfC存在。頻率高于100 kHz以上時，感抗大于電阻，此時導線或走線不再是低電阻的連接線，而是電感。一般而言，在音頻以上工作的導線或走線應該視為電感，不能再看成電阻，而且可以是射頻天線。
上傳時間： 2013-10-09
上傳用戶：時代將軍
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-10-22
上傳用戶：pei5
LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準點 (光學點) -for SMD:........... 4 4. 標記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時間： 2013-12-20
上傳用戶：康郎
