信息安全在當今的社會生產生活中已經被廣為關注,對敏感信息進行加密是提高信息安全性的一種常見的和有效的手段。 常見的加密方法有軟件加密和硬件加密。軟件加密的方法因為加密速度低、安全性差以及安裝不便,在一些高端或主流的加密處理中都采用硬件加密手段對數據進行處理。硬件加密設備如加密狗和加密卡已經廣泛地應用于信息加密領域當中。 但是加密卡和加密狗因為采用的是多芯片結構,即采用獨立的USB通信芯片和獨立的加密芯片來分別實現數據的USB傳輸和加密功能,如果在USB芯片和加密芯片之間進行數據竊聽的話,很輕易地就可以獲得未加密的明文數據。作者提出了一種新的基于單芯片實現的USB加密接口芯片的構想,采用一塊芯片實現數據的USB2.0通信和AES加密功能,命名為USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口標準和AES加密算法。該加密芯片可以實現與主機的快速通信,具有快速的密碼處理能力,對外提供USB接口,支持基于USB密碼載體的自身安全初始化方式。 根據設計思想,課題研究并設計了USB2.0加密接口芯片的總體硬件架構,設計了USB模塊和AES加密模塊。為了解決USB通信模塊與AES加密模塊之間存在的數據處理單元匹配以及速度匹配問題,本文設計了AESUSB緩沖器,優化了AES有限域加密算法。最后,利用VerilogHDL語言在FPGA芯片上實現了USB2.0加密接口芯片的功能,并在此基礎之上對加密芯片的通信和加密性能進行了測試和驗證。
上傳時間: 2013-05-24
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H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準,簡稱H.264。作為最新的國際視頻編碼標準,H.264/AVC與MPEG-4、H.263等視頻編碼標準相比,性能有了很大的提高,并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding,基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼,H.264/AVC支持兩種編碼模式:基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC,Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中,盡管CAVLC算法也是采用了VLC編碼,但是同以往標準不同,它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率,但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上,確定了并行編碼的CAVLC編碼器結構框圖,并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸,對CAVLC編碼器中的各個功能模塊進行了優化設計,這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后,用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述,用EDA軟件對其主要功能模塊進行了仿真,并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明,該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求,為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間: 2013-06-22
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隨著信息技術和計算機技術的飛速發展,數字信號處理已經逐漸發展成一門關鍵的技術科學。圖像處理作為一種重要的現代技術,己經在通信、航空航天、遙感遙測、生物醫學、軍事、信息安全等領域得到廣泛的應用。圖像處理特別是高分辨率圖像實時處理的實現技術對相關領域的發展具有深遠意義。另外,現場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結合,大大變革了電子系統的設計方法,加速了系統的設計進程,為圖像壓縮系統的實現提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內容: (1)結合某工程的具體需求,設計了一種基于FPGA的圖像壓縮系統,核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片,存儲器件選用MICRON公司的MT48LC4M16A2SDRAM,圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實現了JPEG-LS標準中的基本算法,為課題組成員進行算法改進提供了有力支持。 (3)用Verilog硬件描述語言設計并實現了SDRAM控制器模塊,使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構建了圖像壓縮系統的測試平臺,對實現的SDRAM控制器模塊和JPEG-LS基本算法模塊進行了軟件仿真測試和硬件測試,驗證了其功能的正確性。
上傳時間: 2013-04-24
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USB(UniversalSerialBus,通用串行總線)是當今消費電子產品和儀器設備中應用最廣的接口協議之一,然而目前國內的USB芯片只有極少數幾款,產品研究善處于起步階段,絕大部分產品主要由國外的IC設計芯片廠商如Cypress、NEC等一些國際著名公司提供。因而,如果能夠自主開發設計USB芯片以替代國外同類產品,將會有很好的市場前景和利潤空間。 本論文課題是針對基于FPGA(FieldProgrammableGateArray,現場可編程門陣列器件)的數字電子產品應用設計一種實際可復用的USB接口引擎軟核。該軟核主要是用于處理USB標準協議包的通信處理,通過外接MCU(MultipointControlUnit,微控制器)就可以實現完整的USB接口通訊功能。它的功能相當于一些USB引擎的專用芯片如:Philips的PDIUSBD12等,其優點是結構簡單、靈活性高、復用設計方便。 功能仿真和綜合測試結果顯示本論文所設計的接口引擎軟核符合設計要求,并且軟核的性能和市場上同類產品基本一致。本論文的創新之處在于:1、從可配置性角度出發設計了低速、全速、高速三種可選模式;2、支持最多31個可配置端點;3、采用了可綜合、可移植的RTL(RegisterTransferLevel,寄存器傳輸級)代碼設計規則,同時也開發了可綜合的驗證測試代碼;4、完全由硬件實現USB通信功能。
上傳時間: 2013-07-18
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隨著FPGA(FieldProgrammableGateArray)器件的應用越來越廣泛且重要,FPGA的測試技術也得到了廣泛重視和研究。基于FPGA可編程的特性,應用獨立的測試(工廠測試)需要設計數個測試編程和測試向量來完成FPGA的測試,確保芯片在任何用戶可能的編程下都可靠工作。 本論文正是針對上述問題,以XilinxXC4000E系列FPGA為主要的研究對象,在詳細研究FPGA內部結構的基礎上,基于“分治法”的基本思路對FPGA的測試理論和方法做了探索性研究。 研究完成了對可編程邏輯模塊(ConfigrableLogicBlock)及其子模塊的測試。主要基于“分治法”對CLB及其子模塊進位邏輯(CLM)、查找表(LUT)的RAM工作模式等進行了測試劃分,分別實現了以“一維陣列”為基礎的測試配置和測試向量,以較少了測試編程次數完成了所有CLB資源的測試。 研究完成了對互連資源(ConfigrableInterconnectResource)的測試。基于普通數據總線的測試方法,針對互連資源主要由線段和NMOS開關管組成的特點及其自身的故障模型,通過手工連線實現測試配置,僅通過4次編程就實現了對其完全測試。 在測試理論研究的基礎上,我們開發了能對FPGA器件進行實際測試的測試平臺。基于硬件仿真器的測試平臺通過高速光纖連接工作站上的EDA仿真軟件,把軟件語言描述的測試波形通過硬件仿真器轉化為真實測試激勵,測試響應再讀回到仿真軟件進行觀察,能夠靈活、快速的完成FPGA器件的配置和測試。該平臺在國內首次實現了軟硬件協同在線測試FPGA。在該平臺支持下,我們成功完成了對各軍、民用型號FPGA的測試任務。 本研究成果為國內自主研發FPGA器件提供了有力保障,具有重大科研與實踐價值,成功解決了國外公司在FPGA測試技術上的壟斷問題,幫助國產FPGA器件實現完全國產化。
上傳時間: 2013-05-17
上傳用戶:wangyi39
隨著ASIC設計規模的增長,功能驗證已成為整個開發周期的瓶頸。傳統的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應用的要求,基于FPGA組的原型驗證方法能有效縮短系統的開發周期,可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設計規模的增長,單芯片已無法容納整個設計,所以常常需要對設計進行邏輯分割,將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統的可配置互連結構和ASIC邏輯分割算法進行了深入的研究,提出了FPGA陣列的非對稱可配置互連結構。與現有的對稱互連結構相比,該結構能提供更多的互連通道,可實現對I/O數量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現有的兩類分割算法存在的不足,提出并實現了基于設計模塊的邏輯分割算法,該算法有三個重要特征:1)基于設計代碼;2)以模塊作為邏輯分割的最小單位;3)使用模塊資源信息指導邏輯分割過程,避免了設計分割過程的盲目性,簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究,提出了兩種基于不同任務分配策略的并行分割算法,并對其進行了模擬和性能分析;驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結構,使用原型系統驗證方法對某一大規模ASIC設計進行了邏輯分割和功能驗證。實驗結果表明,使用改進后的FPGA陣列互連結構可以更方便和快捷地實現ASIC設計的分割和驗證,不但能顯著提高芯片間互連路徑的利用率,而且能給邏輯分割乃至整個驗證過程提供更好的支持,滿足現在和將來大規模ASIC邏輯驗證的需求。
上傳時間: 2013-06-12
上傳用戶:極客
本文研究特種LCD的圖像處理方法和FPGA實現方案,并研制出基于FPGA的若干實際應用系統,有效地解決目前存在的問題。本文主要研究內容為: (1)給出一種基于彩色空間變換的色彩調整方法,在YCrCb空間內實現亮度和色度分離,避免了RGB空間兩者同時變化造成偏色和失真的現象,并在FPGA內采用流水線結構改進3階矩陣運算的邏輯結構,節省出2/3的邏輯資源,提高了模塊的最高運行速度。 (2)研究利用FPGA實現圖像實時縮放處理的方法,選擇能夠滿足特種LCD要求的雙線性插值法作為研究對象,實時計算插值系數dx和dy,并采用流水線結構進行插值計算,僅使用FPGA中的3個雙端口RAM來緩沖圖像數據,沒有外擴大容量幀存儲器,降低了成本,提高特種LCD的系統兼容性。 (3)設計一種針對特種LCD更為簡捷、有效的隔行轉逐行掃描的實現方案,即利用圖像實時縮放的方法,把一場圖像縮放到LCD的分辨率,實現復合視頻圖像在LCD的“滿屏”顯示,改善現有特種LCD在顯示隔行掃描的復合視頻信號時,遇到圖像信息丟失或顯示效果不佳的問題。 (4)設計出一種基于字符和位圖的數字OSD控制核,合理使用分布式RAM和塊RAM兩種邏輯資源來存儲字符和位圖信息,OSD圖像由數字邏輯自動合成,編程簡單靈活,使特種LCD的參數調整更加方便。 (5)研制成功基于FPGA的特種LCD顯示控制板,能顯示三種分辨率640×480,800×600,1024×768的圖像信號;支持寬范圍的亮度、對比度、顯示位置等參數的實時調整,并提供全功能的透明OSD菜單進行指示。 (6)研制成功基于FPGA的特種LCD圖像調節板,用于對某型號機載特種LCD進行改造,增加寬范圍的亮度、對比度、圖像顯示位置的實時調整功能,提供無信號輸入檢測與OSD指示功能,提高圖像顯示的性能,通過了環境溫度試驗與性能測試,并已裝機。 (7)研制成功基于DSP和FPGA的圖像采集顯示板,實現了對全分辨率復合視頻信號進行25幀/秒的實時采集和顯示,在DSP內使用“三幀”輪換的圖像數據緩沖方法提高了系統的實時處理能力,使之能夠完成一定復雜度的實時圖像處理。
上傳時間: 2013-06-12
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當前,在系統級互連設計中高速串行I/O技術迅速取代傳統的并行I/O技術正成為業界趨勢。人們已經意識到串行I/O“潮流”是不可避免的,因為在高于1Gbps的速度下,并行I/O方案已經達到了物理極限,不能再提供可靠和經濟的信號同步方法。基于串行I/O的設計帶來許多傳統并行方法所無法提供的優點,包括:更少的器件引腳、更低的電路板空間要求、減少印刷電路板(PCB)層數、PCB布局布線更容易、接頭更小、EMI更少,而且抵抗噪聲的能力也更好。高速串行I/O技術正被越來越廣泛地應用于各種系統設計中,包括PC、消費電子、海量存儲、服務器、通信網絡、工業計算和控制、測試設備等。迄今業界已經發展出了多種串行系統接口標準,如PCI Express、串行RapidIO、InfiniBand、千兆以太網、10G以太網XAUI、串行ATA等等。 Aurora協議是為私有上層協議或標準上層協議提供透明接口的串行互連協議,它允許任何數據分組通過Aurora協議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協議在物理層采用千兆位串行技術,每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數據傳輸速率。Aurora可優化支持范圍廣泛的應用,如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統、分布式服務器和存儲子系統等需要極高數據傳輸速率的應用。 傳統的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統的并行總線背板。現在,高速串行背板速率普遍從622Mbps到3.125Gbps,甚至超過10Gbps。AdvancedTCA(先進電信計算架構)正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發展。它由PCI工業計算機制造商協會(PICMG)開發,其主要目的是定義一種開放的通信和計算架構,使它們能被方便而迅速地集成,滿足高性能系統業務的要求。ATCA作為標準串行總線結構,支持高速互聯、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性,滿足當前和未來高系統帶寬的要求。 采用FPGA設計高速串行接口將為設計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內置了最多24個RocketIO收發器,提供從622Mbps到3.125Gbps的數據速率并支持所有新興的高速串行I/O接口標準。結合其強大的邏輯處理能力、豐富的IP核心支持和內置PowerPC處理器,為企業從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設計傳輸速率為2.5Gbps的高速串行背板接口,該背板接口完全符合PICMG3.0規范。本文對串行高速通道技術的發展背景、現狀及應用進行了簡要的介紹和分析,詳細分析了所涉及到的主要技術包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預加重等。同時對AdvancedTCA規范以及Aurora鏈路層協議進行了分析, 并在此基礎上給出了FPGA的設計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設計工具,可在標準ATCA機框內完成單通道速率為2.5Gbps的全網格互聯。
上傳時間: 2013-05-29
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本文探索了自主系統CPU設計方法和經驗,同時對80C51產品進行了必要的改進。 文章采用XILINX公司的Virtex-ⅡPro系列FPGA芯片,在相關EDA軟件平臺的支持下進行基于FPGA的8051芯片的設計。在已公開的8051源代碼的基礎上,對其中的程序存儲器、指令存儲器做了較大幅度的修改,增加了定時器、串行收發器的軟件編寫,VerilogHDL語句共6000余行(見附錄光盤)。在設計中筆者特別的注意了源代碼中組合邏輯循環的去除,時序設計中合理確定建立時間和保持時間,保證了工作頻率的提高(工作頻率由12MHz提高到約30MHz),串行收發器的下載實驗驗證了該模塊頻率的提高。對設計高頻CPU提供了有益的借鑒。本文利用Modelsim進行了功能仿真和后仿真,利用Synplify進行了綜合,仿真和綜合結果達到了設計的預期要求,并為下載和組成系統作了準備工作(設計了外圍電路的PCB板圖)。
上傳時間: 2013-06-28
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隨著嵌入式系統的發展、嵌入式應用的不斷增長以及嵌入式系統復雜性不斷提高,嵌入式軟件的規模和復雜性也不斷提高。在目前的嵌入式系統開發中間,軟件開發占80%以上的工作量,嵌入式軟件的質量和開發周期對產品的最終質量和上市時間起到決定性的影響。因此,為了保持產品競爭力,支持用戶對嵌入式設備進行快速、高效的軟件開發,嵌入式的開發人員迫切需要更加強大的調試技術和手段來為開發復雜的嵌入式應用提供幫助;同時,強有力的嵌入式軟件開發工具也是基本的必備條件。 本文結合ARM公司RVDS集成開發環境中調試模塊組成部分Event Viewer系統的開發,實現了對通過原始數據源采集到的CoreSight跟蹤數據的完整實時解析,并最終在顯示模塊中將其包含的信息以可視化的形式直觀地展現給用戶,以供后續的程序性能分析和嵌入式軟件系統調試。研究了與本課題相關的一些技術,包括CoreSight調試體系結構、嵌入式常見調試技術、Eclipse平臺體系架構及其插件擴展點技術。在研究嵌入式集成開發環境國內外現狀及其發展趨勢的基礎上,結合Event Viewer系統的整體需求,介紹了系統的總體設計及其功能模塊劃分,并給出了系統的第三方擴展設計。討論了系統解析模塊的設計與實現。在分析CoreSight跟蹤數據解析流程的基礎上,對系統中解析模塊進行了詳細設計,并完成了基于ITM數據流的解析實現。結合系統的功能需求和解析模塊的設計,本文利用Eclipse插件擴展點機制,劃分解析模塊提供對外擴展,實現了系統向第三方產品提供商提供擴展接口的功能,第三方可以在此基礎上提供自己的解析處理。利用Eclipse View擴展點和SWT/JFace技術,實現了對跟蹤數據的前臺展示,包括Text、Event、Analog三種類型;本文著重討論了Analog展示部分的詳細設計和實現,將解析后得到的Analog數據信息以實時曲線圖的形式展現給客戶,提供對Analog數據變化趨勢的直觀描述。
標簽: ARMCoreSight 調試技術
上傳時間: 2013-04-24
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