十大濾波算法程序大全，經典不解釋
上傳時間： 2014-12-31
上傳用戶：taa123456
范式哈夫曼算法的分析與實現
上傳時間： 2014-01-21
上傳用戶：windypsm
濾波算法
標簽： 濾波算法
上傳時間： 2013-10-15
上傳用戶：daxigua
資料介紹說明： Protel文件轉換成PowerPCB程序，安裝說明： systemdir用于設置程序文件和字體文件路徑。libdir設置轉換后的庫文件缺省保存路徑，filedir設置轉換后PCB文件缺省保存路徑，可以根據個人情況在PowerPCB.INI中更改相應的路徑。
上傳時間： 2013-10-21
上傳用戶：gmh1314
已通過CE認證。（為什么要選擇經過CE認證的編程器？） 程速度無與倫比,逼近芯片理論極限。 基本配置48腳流行驅動電路。所選購的適配器都是通用的（插在DIP48鎖緊座上），即支持同封裝所有類型器件，48腳及以下DIP器件無需適配器直接支持。通用適配器保證快速新器件支持。I/O電平由DAC控制，直接支持低達1.5V的低壓器件。 更先進的波形驅動電路極大抑制工作噪聲,配合IC廠家認證的算法,無論是低電壓器件、二手器件還是低品質器件均能保證極高的編程良品率。編程結果可選擇高低雙電壓校驗,保證結果持久穩固。 支持FLASH、EPROM、EEPROM、MCU、PLD等器件。支持新器件僅需升級軟件（免費）。可測試SRAM、標準TTL/COMS電路，并能自動判斷型號。 自動檢測芯片錯插和管腳接觸不良,避免損壞器件。 完善的過流保護功能,避免損壞編程器。 邏輯測試功能。可測試和自動識別標準TTL/CMOS邏輯電路和用戶自定義測試向量的非標準邏輯電路。 豐富的軟件功能簡化操作，提高效率，避免出錯，對用戶關懷備至。工程（Project）將用戶關于對象器件的各種操作、設置，包括器件型號設定、燒寫文件的調入、配置位的設定、批處理命令等保存在工程文件中，每次運行時一步進入寫片操作。器件型號選擇和文件載入均有歷史（History）記錄，方便再次選擇。批處理（Auto）命令允許用戶將擦除、查空、編程、校驗、加密等常用命令序列隨心所欲地組織成一步完成的單一命令。量產模式下一旦芯片正確插入CPU即自動啟動批處理命令，無須人工按鍵。自動序列號功能按用戶要求自動生成并寫入序列號。借助于開放的API用戶可以在線動態修改數據BUFFER，使每片芯片內容均不同。器件型號選錯，軟件按照實際讀出的ID提示相近的候選型號。自動識別文件格式, 自動提示文件地址溢出。 軟件支持WINDOWS98/ME/NT/2000/XP操作系統（中英文）。 器件型號 編程(秒) 校驗(秒) P+V (s) Type 28F320W18 9 4.5 13.5 32Mb FLASH 28F640W30 18 9 27 64Mb FLASH AM29DL640E 38.3 10.6 48.9 64Mb FLASH MB84VD21182DA 9.6 2.9 12.5 16Mb FLASH MB84VD23280FA 38.3 10.6 48.9 64Mb FLASH LRS1381 13.3 4.6 19.9 32Mb FLASH M36W432TG 11.8 4.6 16.4 32Mb FLASH MBM29DL323TE 17.5 5.5 23.3 32Mb FLASH AT89C55WD 2.1 1 3.1 20KB MCU P89C51RD2B 4.6 0.9 5.5 64KB MCU
上傳時間： 2013-10-18
上傳用戶：suicoe
在數字濾波器中，FIR濾波器是一種結構簡單且總是穩定的濾波器，同時也只有FIR濾波器擁有線性相位的特性。傳統的直接型濾波器運算速度過慢，而改進型的DA結構的濾波器需要過高的芯片面積消耗大量的邏輯資源很難達到運算速度以及邏輯資源節約的整體優化。本文提出了一種基于RAG算法的FIR濾波器，與傳統的基于DA算法的濾波器結構的濾波器相比，RAG算法簡化了FIR濾波器乘法模塊的結構，減少了邏輯資源的消耗和硬件實現面積，提高了計算速度。本文設計的16階FIR濾波器用VerilogHDL進行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實驗表明基于RAG算法的FIR濾波器達到了邏輯資源的節約和運算速度的提高的整體優化效果。
上傳時間： 2014-01-02
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同步技術是跳頻系統的核心。本文針對FPGA的跳頻系統，設計了一種基于獨立信道法，同步字頭法和精準時鐘相結合的快速同步方法，同時設計了基于雙圖案的改進型獨立信道法，同步算法協議，協議幀格式等。該設計使用VHDL硬件語言實現，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺上進行了功能驗證。實際測試表明，該快速同步算法建立時間短、同步穩定可靠。
上傳時間： 2013-10-27
上傳用戶：RQB123
算法設計到硬件邏輯的實現 - 實驗練習與Verilog語法手冊
上傳時間： 2013-10-30
上傳用戶：012345
基于FFT算法的FPGA實現報告
上傳時間： 2013-11-07
上傳用戶：jiangxiansheng
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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