<rt id="yc8uy"></rt>
隨著現(xiàn)代工業(yè)的高速發(fā)展，電力系統(tǒng)的非線性負(fù)荷日益增多，嚴(yán)重地污染了電網(wǎng)的環(huán)境，威脅著電網(wǎng)中的各種電氣設(shè)備的安全經(jīng)濟(jì)運(yùn)行，不論從保證電力系統(tǒng)和供電系統(tǒng)的安全經(jīng)濟(jì)運(yùn)行或是從保證設(shè)備和人身的安全來看，對諧波污染造成的危害影響加以經(jīng)常監(jiān)測和限制都是極為迫切的。諧波測量是諧波治理的重要前提條件，也是分析解決諧波治理問題的基本問題。國內(nèi)外已有各種諧波檢測的研究，形成了多種諧波檢測方法，基于快速傅立葉變化的FFT是當(dāng)前諧波檢測中應(yīng)用最為廣泛的一種諧波檢測方法。特別是經(jīng)過技術(shù)補(bǔ)償后的FFT算法，在諧波檢測中具有更好的性能。但該方法在實(shí)現(xiàn)上主要是采用通用DSP器件(比如TI公司產(chǎn)品)，其實(shí)時(shí)性不強(qiáng)，影響了檢測性能。隨著微電子技術(shù)和數(shù)字信號處理技術(shù)的發(fā)展，基于FPGA的數(shù)字信號處理具有高速、開發(fā)簡便、易于形成ASIC等優(yōu)勢而得到了廣泛的應(yīng)用。論文在分析諧波測量方法的基礎(chǔ)上，提出了基于FPGA實(shí)現(xiàn)電網(wǎng)諧波測量系統(tǒng)。以嵌入式處理器NiosⅡ?yàn)楹诵模瑢?shí)現(xiàn)了電網(wǎng)諧波分析的周期圖功率譜分析方法。在整個(gè)系統(tǒng)硬件設(shè)計(jì)的基礎(chǔ)上，主要完成了基-28點(diǎn)、16點(diǎn)、32的FFT模塊、完成了求模運(yùn)算模塊以及輸出顯示模塊。通過比較仿真得到的方波、正弦信號的譜結(jié)構(gòu)與實(shí)際系統(tǒng)輸出的譜結(jié)構(gòu)，驗(yàn)證了該實(shí)現(xiàn)方法的正確性。
上傳時(shí)間： 2013-06-30
上傳用戶：無聊來刷下
短波通信由于其固有的優(yōu)點(diǎn)，在無線通信特別是軍事通信中有著很重要的應(yīng)用，國內(nèi)外對短波電臺以及高速調(diào)制解調(diào)器的研究也是相當(dāng)多，然而有些硬件結(jié)構(gòu)相似的電臺信號特征差異卻很大，這極大地限制了不同電臺間的互通互連。而軟件無線電用軟件代替部分硬件，可以通過不同軟件模塊來實(shí)現(xiàn)不同的功能，因此利用軟件無線電，可以在相同的硬件平臺上，實(shí)現(xiàn)多種短波數(shù)字化業(yè)務(wù)，而本文重點(diǎn)研究的就是基于軟件無線電的短波串行體制。 首先對短波串行體制標(biāo)準(zhǔn)進(jìn)行了詳細(xì)地研究，并對發(fā)射端實(shí)現(xiàn)方法進(jìn)行了具體的說明。其次闡述了中頻數(shù)字接收機(jī)相關(guān)基本理論，在研究信號采樣理論、多速率數(shù)字信號處理理論、濾波器設(shè)計(jì)理論、FPGA硬件數(shù)字算法等基礎(chǔ)上，并結(jié)合實(shí)際應(yīng)用要求，提出了適合于FPGA實(shí)現(xiàn)的數(shù)字化中頻處理系統(tǒng)方案，對系統(tǒng)進(jìn)行了仿真，驗(yàn)證了系統(tǒng)方案的可行性，然后通過Verilog編程完成了數(shù)字下變頻的FPGA實(shí)現(xiàn)，效果較好。最后對接收端的基帶處理方法進(jìn)行了一些探索。
標(biāo)簽： FPGA DSP 數(shù)字化 接收機(jī)
上傳時(shí)間： 2013-07-19
上傳用戶：czh415
本文簡單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-10-21
上傳用戶：smallfish
自動(dòng)檢測80C51 串行通訊中的波特率本文介紹一種在80C51 串行通訊應(yīng)用中自動(dòng)檢測波特率的方法。按照經(jīng)驗(yàn)，程序起動(dòng)后所接收到的第1 個(gè)字符用于測量波特率。這種方法可以不用設(shè)定難于記憶的開關(guān)，還可以免去在有關(guān)應(yīng)用中使用多種不同波特率的煩惱。人們可以設(shè)想：一種可靠地實(shí)現(xiàn)自動(dòng)波特檢測的方法是可能的，它無須嚴(yán)格限制可被確認(rèn)的字符。問題是：在各種的條件下，如何可以在大量允許出現(xiàn)的字符中找出波特率的定時(shí)間隔。顯然，最快捷的方法是檢測一個(gè)單獨(dú)位時(shí)間（single bit time），以確定接收波特率應(yīng)該是多少。可是，在RS-232 模式下，許多ASCII 字符并不能測量出一個(gè)單獨(dú)位時(shí)間。對于大多數(shù)字符來說，只要波特率存在合理波動(dòng)（這里的波特率是指標(biāo)準(zhǔn)波特率），從起始位到最后一位“可見”位的數(shù)據(jù)傳輸周期就會(huì)在一定范圍內(nèi)發(fā)生變化。此外，許多系統(tǒng)采用8 位數(shù)據(jù)、無奇偶校驗(yàn)的格式傳輸ASCII 字符。在這種格式里，普通ASCII 字節(jié)不會(huì)有MSB 設(shè)定
標(biāo)簽： 80C51 自動(dòng)檢測 單片機(jī) 串行通訊
上傳時(shí)間： 2013-10-15
上傳用戶：shirleyYim
高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16 路1 :8 串并轉(zhuǎn)換器的實(shí)現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計(jì)的多路串并轉(zhuǎn)換器可以實(shí)現(xiàn)800 Mbit/ s 輸入信號的串并轉(zhuǎn)換,并且減少了設(shè)計(jì)復(fù)雜度,縮短了開發(fā)周期,能滿足設(shè)計(jì)要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換
上傳時(shí)間： 2013-11-03
上傳用戶：王小奇
光突發(fā)交換（OBS）的提出，一定程度上滿足了對高速業(yè)務(wù)的需求，但由于交換結(jié)構(gòu)中光路器件自身的特性以及信號的相互作用，其內(nèi)部存在嚴(yán)重的串?dāng)_問題，阻礙了通信的進(jìn)行，極大地限制了光突發(fā)交換的性能。為了進(jìn)一步研究OBS光網(wǎng)絡(luò)節(jié)點(diǎn)結(jié)構(gòu)中的串?dāng)_問題，仿真模擬了OBS網(wǎng)絡(luò)中基于擴(kuò)展Benes光交換矩陣的節(jié)點(diǎn)串?dāng)_情況，證明了OBS網(wǎng)絡(luò)節(jié)點(diǎn)結(jié)構(gòu)中，光交換矩陣本身、輸入輸出光纖數(shù)和每根光纖中的復(fù)用波長數(shù)都會(huì)不同程度的引起串?dāng)_的變化，從而影響整個(gè)光通信網(wǎng)絡(luò)的質(zhì)量。
標(biāo)簽： Benes OBS 網(wǎng)絡(luò) 擴(kuò)展
上傳時(shí)間： 2013-10-25
上傳用戶：dddddd55
根據(jù)傳輸點(diǎn)模數(shù)的不同，光纖可分為單模光纖和多模光纖。所謂"模"是指以一定角速度進(jìn)入光纖的一束光。單模光纖采用固體激光器做光源，多模光纖則采用發(fā)光二極管做光源。多模光纖允許多束光在光纖中同時(shí)傳播，從而形成模分散(因?yàn)槊恳粋€(gè)“模”光進(jìn)入光纖的角度不同它們到達(dá)另一端點(diǎn)的時(shí)間也不同，這種特征稱為模分散。)，模分散技術(shù)限制了多模光纖的帶寬和距離，因此，多模光纖的芯線粗，傳輸速度低、距離短，整體的傳輸性能差，但其成本比較低，一般用于建筑物內(nèi)或地理位置相鄰的環(huán)境下。單模光纖只能允許一束光傳播，所以單模光纖沒有模分散特性，因而，單模光纖的纖芯相應(yīng)較細(xì)，傳輸頻帶寬、容量大，傳輸距離長，但因其需要激光源，成本較高。
上傳時(shí)間： 2013-10-30
上傳用戶：wsq921779565
本文簡單探討了verilog HDL設(shè)計(jì)中的可綜合性問題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-11-18
上傳用戶：swaylong
高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16 路1 :8 串并轉(zhuǎn)換器的實(shí)現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計(jì)的多路串并轉(zhuǎn)換器可以實(shí)現(xiàn)800 Mbit/ s 輸入信號的串并轉(zhuǎn)換,并且減少了設(shè)計(jì)復(fù)雜度,縮短了開發(fā)周期,能滿足設(shè)計(jì)要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
標(biāo)簽： FPGA 多路 串并轉(zhuǎn)換
上傳時(shí)間： 2013-11-17
上傳用戶：hxy200501
本軟件是成型的軟件，但我沒有地方放，所以放在這里，請見諒，主要用于限制孩子瀏覽不健康的網(wǎng)頁，在軟件中只有家長允許的網(wǎng)頁才能瀏覽。也請各位高手幫我測試傳播一下，
標(biāo)簽： 軟件
上傳時(shí)間： 2015-03-17
上傳用戶：tyler
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
