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快速算法基于FPGA的二值圖像連通域標(biāo)(biāo)記快速算法實(shí)(shí)現(xiàn)(xiàn)

  • 基于FPGA的數(shù)字穩(wěn)定校正單元的實(shí)現(xiàn)

    　　為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。

    標(biāo)簽： FPGA 數(shù)字穩(wěn)定校正

    上傳時(shí)間： 2013-11-23

    上傳用戶：shengyj12345

  • 基于FPGA的循環(huán)冗余校驗(yàn)算法實(shí)現(xiàn)

    基于FPGA的循環(huán)冗余校驗(yàn)算法實(shí)現(xiàn)

    標(biāo)簽： FPGA 循環(huán)冗余 校驗(yàn)算法

    上傳時(shí)間： 2013-10-09

    上傳用戶：黃蛋的蛋黃

  • 基于FPGA的DDC設(shè)計(jì)及仿真

        在軟件無(wú)線電數(shù)字接收機(jī)中，從AD前端采集過(guò)來(lái)的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字信號(hào)頻率是非常高的，而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求，此時(shí)通過(guò)合理的設(shè)計(jì)DDC就可以解決上述問(wèn)題。

    標(biāo)簽： FPGA DDC 仿真

    上傳時(shí)間： 2013-11-20

    上傳用戶：520

  • 基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)

    基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)

    標(biāo)簽： FPGA DDS 優(yōu)化設(shè)計(jì)

    上傳時(shí)間： 2013-11-09

    上傳用戶：ydd3625

  • 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

    用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

    標(biāo)簽： VerilogHDL FPGA 分頻器

    上傳時(shí)間： 2015-01-02

    上傳用戶：oooool

  • 基于FPGA的DDS IP核設(shè)計(jì)方案

    以Altera公司的Quartus Ⅱ 7.2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案

    上傳時(shí)間： 2013-12-22

    上傳用戶：forzalife

  • 基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法

    標(biāo)簽： FPGA 小數(shù)分頻 實(shí)現(xiàn)方法

    上傳時(shí)間： 2013-11-05

    上傳用戶：feifei0302

  • AES中SubBytes算法在FPGA的實(shí)現(xiàn)

    介紹了AES中,SubBytes算法在FPGA的具體實(shí)現(xiàn).構(gòu)造SubBytes的S-Box轉(zhuǎn)換表可以直接查找ROM表來(lái)實(shí)現(xiàn).通過(guò)分析SubBytes算法得到一種可行性硬件邏輯電路,從而實(shí)現(xiàn)SubBytes變換的功能.

    標(biāo)簽： SubBytes FPGA AES 算法

    上傳時(shí)間： 2014-07-10

    上傳用戶：lacsx

  • 基于FPGA 的低成本長(zhǎng)距離高速傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

    為解決目前高速信號(hào)處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問(wèn)題，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號(hào)，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計(jì)算模塊均在FPGA 內(nèi)利用VHDL 語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。

    標(biāo)簽： FPGA 高速傳輸

    上傳時(shí)間： 2013-11-25

    上傳用戶：爺?shù)臍赓|(zhì)

  • 基于FPGA的光纖通信系統(tǒng)中幀同步頭檢測(cè)設(shè)計(jì)

    　為實(shí)現(xiàn)設(shè)備中存在的低速數(shù)據(jù)光纖通信的同步復(fù)接/ 分接,提出一種基于FPGA 的幀同步頭信號(hào)提取檢測(cè)方案,其中幀頭由7 位巴克碼1110010 組成,在數(shù)據(jù)的接收端首先從復(fù)接數(shù)據(jù)中提取時(shí)鐘信號(hào),進(jìn)而檢測(cè)幀同步信號(hào),為數(shù)字分接提供起始信號(hào),以實(shí)現(xiàn)數(shù)據(jù)的同步分接。實(shí)驗(yàn)表明,此方案成功地在光纖通信系統(tǒng)的接收端檢測(cè)到幀同步信號(hào),從而實(shí)現(xiàn)了數(shù)據(jù)的正確分接。

    標(biāo)簽： FPGA 光纖通信系統(tǒng) 幀同步 檢測(cè)

    上傳時(shí)間： 2013-10-22

    上傳用戶：rnsfing

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