在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計(jì)復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場(chǎng)潛力巨大，因此對(duì)復(fù)用器的研究開發(fā)非常重要。本文針對(duì)復(fù)用器及其接口技術(shù)進(jìn)行研究并設(shè)計(jì)出成形產(chǎn)品。 文中首先對(duì)MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進(jìn)行分析。重點(diǎn)研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗(yàn)算法，給出了實(shí)現(xiàn)方法，并通過了硬件驗(yàn)證。然后對(duì)復(fù)用器中主要用到的AsI接口和DS3接口進(jìn)行了分析與研究，給出了設(shè)計(jì)方法，并通過了硬件驗(yàn)證。 本文的主要工作如下： ●首先對(duì)復(fù)用器整體功能進(jìn)行詳細(xì)分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計(jì)方案。 ●在FPGA上采用c語言實(shí)現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實(shí)現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點(diǎn)給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計(jì)了SI信息提取與重構(gòu)的硬件平臺(tái)，并用c語言實(shí)現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實(shí)現(xiàn)了動(dòng)態(tài)分配內(nèi)存空間。 ●在FPGA上實(shí)現(xiàn)了．ASI接口，主要分析了位同步的實(shí)現(xiàn)過程，實(shí)現(xiàn)了一種新的快速實(shí)現(xiàn)字節(jié)同步的設(shè)計(jì)。 ●在FPGA上實(shí)現(xiàn)了DS3接口，提出并實(shí)現(xiàn)了一種兼容式DS3接口設(shè)計(jì)。并對(duì)幀同步設(shè)計(jì)進(jìn)行改進(jìn)。 ●完成部分PCB版圖設(shè)計(jì)，并進(jìn)行調(diào)試監(jiān)測(cè)。 本復(fù)用器設(shè)計(jì)最大特點(diǎn)是將軟件設(shè)計(jì)和硬件設(shè)計(jì)進(jìn)行合理劃分，硬件平臺(tái)及接口采用Verilog語言實(shí)現(xiàn)，PSI信息算法主要采用c語言實(shí)現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計(jì)更加靈活，且軟件設(shè)計(jì)與硬件設(shè)計(jì)可同時(shí)進(jìn)行，極大的提高了工作效率。 整個(gè)項(xiàng)目設(shè)計(jì)采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計(jì)平臺(tái)下設(shè)計(jì)實(shí)現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺(tái)帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測(cè)試達(dá)到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時(shí)間： 2013-06-10
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在工業(yè)控制領(lǐng)域，多種現(xiàn)場(chǎng)總線標(biāo)準(zhǔn)共存的局面從客觀上促進(jìn)了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國(guó)際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應(yīng)用于工業(yè)控制系統(tǒng)的現(xiàn)場(chǎng)設(shè)備層的最大障礙是以太網(wǎng)的非實(shí)時(shí)性，而實(shí)現(xiàn)現(xiàn)場(chǎng)設(shè)備間的高精度時(shí)鐘同步是保證以太網(wǎng)高實(shí)時(shí)性的前提和基礎(chǔ)。 IEEE 1588定義了一個(gè)能夠在測(cè)量和控制系統(tǒng)中實(shí)現(xiàn)高精度時(shí)鐘同步的協(xié)議——精確時(shí)間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡(luò)通訊、局部計(jì)算和分布式對(duì)象等多項(xiàng)技術(shù)，適用于所有通過支持多播的局域網(wǎng)進(jìn)行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時(shí)鐘同步起來，占用最少的網(wǎng)絡(luò)和局部計(jì)算資源，在最好情況下能達(dá)到系統(tǒng)級(jí)的亞微級(jí)的同步精度。 基于PC機(jī)軟件的時(shí)鐘同步方法，如NTP協(xié)議，由于其實(shí)現(xiàn)機(jī)理的限制，其同步精度最好只能達(dá)到毫秒級(jí)；基于嵌入式軟件的時(shí)鐘同步方法，將時(shí)鐘同步模塊放在操作系統(tǒng)的驅(qū)動(dòng)層，其同步精度能夠達(dá)到微秒級(jí)。現(xiàn)場(chǎng)設(shè)備間微秒級(jí)的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對(duì)設(shè)備時(shí)鐘同步的要求，但是對(duì)于運(yùn)動(dòng)控制等需求高精度定時(shí)的系統(tǒng)來說，這仍然不夠?；谇度胧杰浖臅r(shí)鐘同步方法受限于操作系統(tǒng)中斷響應(yīng)延遲時(shí)間不一致、晶振頻率漂移等因素，很難達(dá)到亞微秒級(jí)的同步精度。 本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA的時(shí)鐘同步方法，以IEEE 1588作為時(shí)鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡(luò)，以嵌入式軟件形式實(shí)現(xiàn)TCP/IP通訊，以數(shù)字電路形式實(shí)現(xiàn)時(shí)鐘同步模塊。這種方法充分利用了FPGA的特點(diǎn)，通過準(zhǔn)確捕獲報(bào)文時(shí)間戳和動(dòng)態(tài)補(bǔ)償晶振頻率漂移等手段，相對(duì)于嵌入式軟件時(shí)鐘同步方法實(shí)現(xiàn)了更高精度的時(shí)鐘同步，并通過實(shí)驗(yàn)驗(yàn)證了在以集線器互連的10Mbps以太網(wǎng)上能夠達(dá)到亞微秒級(jí)的同步精度。
上傳時(shí)間： 2013-07-28
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隨著信號(hào)處理技術(shù)的進(jìn)步和電子技術(shù)的發(fā)展，雷達(dá)信號(hào)偵察接收機(jī)逐漸從模擬體制向數(shù)字體制轉(zhuǎn)變。軟件無線電概念的提出，促使雷達(dá)偵察接收機(jī)朝大帶寬、全截獲方向發(fā)展，現(xiàn)有的串行信號(hào)處理體制已經(jīng)很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn)，為實(shí)現(xiàn)寬帶雷達(dá)信號(hào)偵察數(shù)字接收機(jī)提供了硬件支持。 本文結(jié)合FPGA芯片特點(diǎn)，在前人研究基礎(chǔ)上，從算法和硬件實(shí)現(xiàn)兩方面，對(duì)雷達(dá)信號(hào)偵察數(shù)字接收機(jī)若干關(guān)鍵技術(shù)進(jìn)行了研究和創(chuàng)新，主要研究?jī)?nèi)容包括以下幾個(gè)方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設(shè)計(jì)聯(lián)合仿真技術(shù)。這種聯(lián)合仿真技術(shù)，大大提高了基于FPGA的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)的設(shè)計(jì)效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法，并將該算法在FPGA中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)可對(duì)600MHz帶寬內(nèi)的輸入信號(hào)進(jìn)行實(shí)時(shí)正交變換。 3)提出了一種全并行結(jié)構(gòu)FFT的FPGA實(shí)現(xiàn)方案，并將其在FPGA芯片中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)能夠在一個(gè)時(shí)鐘周期內(nèi)完成32點(diǎn)并行FFT運(yùn)算，滿足了數(shù)字信道化接收機(jī)對(duì)數(shù)據(jù)處理速度的要求。 4)提出了一種自相關(guān)信號(hào)檢測(cè)FPGA實(shí)現(xiàn)方案，通過改變FIFO長(zhǎng)度改變自相關(guān)運(yùn)算點(diǎn)數(shù)，實(shí)現(xiàn)了弱信號(hào)檢測(cè)。提出通過二次門限處理來消除檢測(cè)脈沖中的毛刺和凹陷，降低了虛警概率，提高了檢測(cè)結(jié)果的可靠性。 5)在單通道自相關(guān)信號(hào)檢測(cè)算法基礎(chǔ)上，提出采用三路并行檢測(cè)，每路采用不同的相關(guān)點(diǎn)數(shù)和檢測(cè)門限，再綜合考慮三路檢測(cè)結(jié)果，得到最終檢測(cè)結(jié)果。給出了算法FPGA實(shí)現(xiàn)過程，并對(duì)設(shè)計(jì)進(jìn)行了聯(lián)合時(shí)序仿真，提高了檢測(cè)性能。 6)給出了一種利用FFT變換后的兩根最大譜線進(jìn)行插值的快速高精度頻率估計(jì)方法，并將該算法在FPGA硬件中進(jìn)行了實(shí)現(xiàn)。通過利用FFT運(yùn)算后的實(shí)/虛部最大值進(jìn)行插值，降低了硬件資源消耗、縮短了運(yùn)算延遲。 7)結(jié)合4)、5)、6)中的研究成果，完成了對(duì)雷達(dá)脈沖信號(hào)到達(dá)時(shí)間、終止時(shí)間、脈沖寬度和脈沖頻率的估計(jì)，最終在一塊FPGA芯片內(nèi)實(shí)現(xiàn)了一個(gè)精簡(jiǎn)的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)，并在微波暗室中進(jìn)行了測(cè)試。
標(biāo)簽： FPGA 雷達(dá)信號(hào) 數(shù)字接收機(jī)
上傳時(shí)間： 2013-06-13
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隨著系統(tǒng)芯片(SoC)設(shè)計(jì)復(fù)雜度不斷增加，使得縮短面市時(shí)間的壓力越來越大。雖然IP核復(fù)用大大減少了SoC的設(shè)計(jì)時(shí)間，但是SoC的驗(yàn)證仍然非常復(fù)雜耗時(shí)。SoC和ASIC的最大不同之處在于它的規(guī)模和復(fù)雜的系統(tǒng)性，除了大量硬件模塊之外，SoC還需要大量的同件和軟件，如操作系統(tǒng)，驅(qū)動(dòng)程序以及應(yīng)用程序等。面對(duì)SoC數(shù)目眾多的硬件模塊，復(fù)雜的嵌入式軟件，由于軟件仿真速度和仿真模犁的局限性，驗(yàn)證往往難以達(dá)到令人滿意的要求，耗費(fèi)了大最的時(shí)間，將給系統(tǒng)芯片的上市帶來嚴(yán)重的影響。為了減少此類情況的發(fā)生，在流樣片之前，進(jìn)行基于FPGA的系統(tǒng)原型驗(yàn)證，即在FPGA上快速地實(shí)現(xiàn)SoC設(shè)計(jì)中的硬件模塊，讓軟件模塊在真正的硬件環(huán)境中高速運(yùn)行，從而實(shí)現(xiàn)SoC設(shè)計(jì)的軟硬件協(xié)同驗(yàn)證。這種方法已經(jīng)成為SoC設(shè)計(jì)流程前期階段常用的驗(yàn)證方法。 在簡(jiǎn)要分析幾種業(yè)內(nèi)常用的驗(yàn)證技術(shù)的基礎(chǔ)上，本文重點(diǎn)闡述了基于FPGA的SoC驗(yàn)證流程與技術(shù)。結(jié)合Mojox數(shù)碼相機(jī)系統(tǒng)芯片(以下簡(jiǎn)稱為Mojox SoC)的FPGA原型驗(yàn)證平臺(tái)的設(shè)計(jì)，介紹了Mojox FPGA原型驗(yàn)證平臺(tái)的硬件設(shè)計(jì)過程和Mojox SoC的FPGA原型實(shí)現(xiàn)，并采用基于模塊的FPGA設(shè)計(jì)實(shí)現(xiàn)方法，加快了原型驗(yàn)證的工作進(jìn)程。 本文還介紹了Mojox SoC中ARM固件和PC應(yīng)用軟件等原型軟件的設(shè)計(jì)實(shí)現(xiàn)以及原型驗(yàn)證平臺(tái)的軟硬協(xié)同驗(yàn)證的過程。通過軟硬協(xié)同驗(yàn)證，本文實(shí)現(xiàn)了PC機(jī)對(duì)整個(gè)驗(yàn)證平臺(tái)的摔制，達(dá)到了良好的驗(yàn)證效果，且滿足了預(yù)期的設(shè)計(jì)要求。
標(biāo)簽： SoC 系統(tǒng)芯片 原型 驗(yàn)證技術(shù)
上傳時(shí)間： 2013-07-02
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針對(duì)CDMA系統(tǒng)多徑衰落信道條件下采用MATLAB仿真軟件對(duì)單用戶RAKE接收機(jī)和多用戶RAKE接收機(jī)之間分別進(jìn)行了仿真。并采用最大比合并、等增益合并、選擇式合并這三種合并方式進(jìn)行比較。給出仿真結(jié)果及誤碼率性能參數(shù)。通過比較三種合并方式的比較得出最大合并比方式更適合RAKE接收機(jī)。通過單用戶與多用戶RAKE接收機(jī)的比較，得出RAKE接收機(jī)更適合于多用戶情況。并通過多用戶間的比較得出增多用戶對(duì)同狀態(tài)下信噪比要求增加不大。
上傳時(shí)間： 2013-04-24
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在過去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素?，F(xiàn)在，解決時(shí)鐘延時(shí)問題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
軟件無線電(Software Radio)具有高度靈活性、開放性，很容易實(shí)現(xiàn)與現(xiàn)有和未來多種電臺(tái)的兼容，能最大限度的滿足了互聯(lián)互通的要求。而基于多相濾波器組的信道化軟件無線電接收技術(shù)以其固有的全概率接收、降采樣速率以及其大幅提高運(yùn)算速率的能力越來越受到重視。本文主要研究了基于現(xiàn)場(chǎng)可編程門陣列(FPGA)的軟件無線電信道化中頻接收技術(shù)設(shè)計(jì)與實(shí)現(xiàn)。 首先介紹了軟件無線電的基本概念以及其發(fā)展?fàn)顩r，深入討論了軟件無線電的基本理論，主要介紹了設(shè)計(jì)中所用到的帶通采樣技術(shù)、信號(hào)的抽取技術(shù)與多相濾波技術(shù)。 然后簡(jiǎn)要介紹了信道化中頻接收機(jī)的射頻(Radio Frequency，RF)前端接收技術(shù)，設(shè)置寬中頻超外差接收機(jī)射頻前端的設(shè)計(jì)指標(biāo)，給出了改進(jìn)的實(shí)信號(hào)濾波器組低通型實(shí)現(xiàn)結(jié)構(gòu)，并依此推導(dǎo)和建立了實(shí)信號(hào)多相濾波器組信道化中頻接收機(jī)的數(shù)學(xué)模型。 最后基于EP1S80開發(fā)平臺(tái)實(shí)現(xiàn)了實(shí)信號(hào)多相濾波器組信道化的中頻接收機(jī)。給出了多相濾波器、抽取運(yùn)算、FFT運(yùn)算、信道劃分以及復(fù)乘運(yùn)算的設(shè)計(jì)方案。仿真結(jié)果表明，該接收機(jī)能夠?qū)崿F(xiàn)對(duì)中頻信號(hào)的正確接收，驗(yàn)證了系統(tǒng)設(shè)計(jì)的可行性。
標(biāo)簽： 信道 中頻 仿真實(shí)現(xiàn) 收機(jī)設(shè)計(jì)
上傳時(shí)間： 2013-06-12
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本文針對(duì)目前國(guó)內(nèi)外基于FPGA實(shí)現(xiàn)模糊控制器的理論、EDA軟件工具的使用以及FPGA 技術(shù)的發(fā)展，對(duì)模糊控制器的設(shè)計(jì)作了有益的探索，并達(dá)到了預(yù)期的實(shí)驗(yàn)效果。文章綜述了模糊控制理論的產(chǎn)生、發(fā)展、應(yīng)用現(xiàn)狀以及今后的發(fā)展方向；介紹了模糊邏輯、模糊控制的基本原理和模糊控制器的結(jié)構(gòu)；闡述了常規(guī)模糊控制器的設(shè)計(jì)過程。文章介紹了運(yùn)用 VHDL語言進(jìn)行模糊控制器的設(shè)計(jì)過程。對(duì)模糊控制過程中隸屬度函數(shù)的存儲(chǔ)采用了分段存儲(chǔ)法，其設(shè)計(jì)方法簡(jiǎn)單，提高了運(yùn)算速度和運(yùn)算精度。采用了“最大－最小”函數(shù)法簡(jiǎn)化了模糊控制規(guī)則的推理過程。運(yùn)用“倒數(shù)相乘法”實(shí)現(xiàn)除法器的設(shè)計(jì)，能夠?qū)崿F(xiàn)任意數(shù)的除法運(yùn)算，且精度較高。并以模糊空調(diào)溫度控制器為例進(jìn)行了理論說明和模糊設(shè)計(jì)，并給出了相應(yīng)的VHDL代碼。整體設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA 工具Quartus Ⅱ和Modelsim SE平臺(tái)上進(jìn)行了邏輯綜合及功能時(shí)序仿真，綜合與仿真的結(jié)果表明，基于FPGA的模糊控制器芯片消耗較少的硬件資源，達(dá)到了較高的設(shè)計(jì)性能，在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài)，通過在 FPGA開發(fā)板上的驗(yàn)證與測(cè)試，測(cè)試結(jié)果表明，所設(shè)計(jì)的模糊控制器可滿足實(shí)時(shí)模糊控制的要求。關(guān)鍵詞：模糊邏輯 模糊控制器 VHDL FPGA
上傳時(shí)間： 2013-04-24
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德州儀器（TI）通過多種不同的處理工藝提供了寬范圍的運(yùn)算放大器產(chǎn)品，其類型包括了高精度、微功耗、低電壓、高電壓、高速以及軌至軌。TI還開發(fā)了業(yè)界最大的低功耗及低電壓運(yùn)算放大器產(chǎn)品選集，其設(shè)計(jì)特性可滿足寬范圍的多種應(yīng)用
標(biāo)簽： 放大器 數(shù)據(jù)轉(zhuǎn)換器 選擇指南
上傳時(shí)間： 2013-06-16
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LT8900是LDT公司生產(chǎn)的一款低成本，高集成度的2.4GHZ的無線收發(fā)芯片，片上集成發(fā)射機(jī)，接收機(jī)，頻率綜合器，GFSK調(diào)制解調(diào)器。發(fā)射機(jī)支持功率可調(diào)，接收機(jī)采用數(shù)字?jǐn)U展通信機(jī)制，在復(fù)雜環(huán)境和強(qiáng)干擾條件下，可以達(dá)到優(yōu)良的收發(fā)性能。外圍電路簡(jiǎn)單，只需搭配MCU以及少數(shù)外圍被動(dòng)器件。LT8900傳輸GFSK信號(hào)，發(fā)射功率約為2dBm，最大可以到6dBm。接收機(jī)采用低中頻結(jié)構(gòu)，接收靈敏度可以達(dá)到-87dBm。數(shù)字信道能量檢測(cè)可以隨時(shí)監(jiān)控信道質(zhì)量。 片上的發(fā)射接收FIFO寄存器可以和MCU進(jìn)行通信，存儲(chǔ)數(shù)據(jù)，然后以1Mbps數(shù)據(jù)率在空中傳輸。它內(nèi)置了CRC，F(xiàn)EC，auto-ack和重傳機(jī)制，可以大大簡(jiǎn)化系統(tǒng)設(shè)計(jì)并優(yōu)化性能。 數(shù)字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個(gè)數(shù)字接口。 為了提高電池使用壽命，芯片在各個(gè)環(huán)節(jié)都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標(biāo)準(zhǔn)。
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