開關(guān)電源（反激）的設(shè)計(jì)及計(jì)算.pdf開關(guān)電源（反激）的設(shè)計(jì)及計(jì)算.pdf開關(guān)電源（反激）的設(shè)計(jì)及計(jì)算.pdf
標(biāo)簽： 開關(guān)電源 反激 計(jì)算
上傳時(shí)間： 2013-04-24
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反激開關(guān)電源設(shè)計(jì)解析10W以內(nèi)常用RCC(自激振蕩)拓?fù)浞绞? 10W-100W以內(nèi)常用反激式拓?fù)洌?5W以上電源有PF值要求）
標(biāo)簽： 反激 開關(guān)電源設(shè)計(jì)
上傳時(shí)間： 2013-05-26
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]本文介紹了如何利用CPLD(復(fù)雜可編程邏輯器件)與單片機(jī)的結(jié)合實(shí)現(xiàn)并行I／\r\nO(輸入／輸出)接口的擴(kuò)展。該設(shè)計(jì)與用8255做并行I／O接口相比，與單片機(jī)軟件完全兼容，\r\n同時(shí)擁有速度快，功耗低，價(jià)格便宜，使用靈活等特點(diǎn)
標(biāo)簽： CPLD 如何利用 單片機(jī) 并行
上傳時(shí)間： 2013-08-14
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一種基于FPGA 實(shí)現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計(jì)方法，采用全并行加流水結(jié)構(gòu), 可在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成32 點(diǎn)FFT 運(yùn)算的功能, 設(shè)計(jì)最高運(yùn)算速度可達(dá)11ns
標(biāo)簽： FPGA FFT 并行 設(shè)計(jì)方法
上傳時(shí)間： 2013-08-16
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CRC校驗(yàn)碼并行計(jì)算的FPGA實(shí)現(xiàn),PDF打開
標(biāo)簽： FPGA CRC 校驗(yàn)碼
上傳時(shí)間： 2013-08-18
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基于FPGA的快速并行FFT及其在空間太陽(yáng)望遠(yuǎn)鏡圖像鎖定系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA FFT 并行 圖像
上傳時(shí)間： 2013-08-28
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針對(duì)應(yīng)用于信息戰(zhàn)的數(shù)據(jù)鏈而言，L波段收發(fā)前端是其關(guān)鍵部件之一。本文介紹了一種基于DDS的捷變頻收發(fā)前端的理論分析、設(shè)計(jì)思路和基本構(gòu)成。從接收鏈路、發(fā)射鏈路以及捷變頻本振等方面進(jìn)行分析，并給出仿真結(jié)果。該組件具有低噪聲、高密度、捷變頻等特點(diǎn)。
標(biāo)簽： L波段 捷變 前端設(shè)計(jì) 仿真
上傳時(shí)間： 2013-10-31
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對(duì)于大型矩陣的乘積運(yùn)算和高階方陣的求逆運(yùn)算, 構(gòu)造了一種適用于多處理機(jī)系統(tǒng)的并行算法. 該方法能較大地節(jié)約計(jì)算機(jī)的工作單元, 提高計(jì)算速度和效率, 同時(shí)給出了具體的并行程序和計(jì)算結(jié)果.
標(biāo)簽： 矩陣計(jì)算 并行算法
上傳時(shí)間： 2013-10-13
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對(duì)反激變壓器漏感的一些認(rèn)識(shí)_漏感與氣隙的大小關(guān)系不大。耦合系數(shù)隨著氣隙的增大而下降。氣隙增大會(huì)引起效率降低是因?yàn)镮pk的增大，漏感能量增大。氣隙增大會(huì)引起繞組損耗增大是因?yàn)闅庀稊U(kuò)散損耗的增大。
標(biāo)簽： 反激變換器 變壓器
上傳時(shí)間： 2014-12-23
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負(fù)反饋放大電路之所以能夠產(chǎn)生自激振蕩，是因?yàn)樵诜糯箅娐分写嬖?RC 環(huán)節(jié)。于是在放大電路的高頻或低頻段會(huì)產(chǎn)生附加相移DjAF ，如DjAF的足夠大，使負(fù)反饋?zhàn)兂烧答仭?/p>
標(biāo)簽： 負(fù)反饋 放大電路
上傳時(shí)間： 2014-01-26
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