<center id="kukeo"></center> Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-11-23
上傳用戶：青春給了作業(yè)95
針對(duì)硫化鎳礦選礦浮選工業(yè)過程中液位控制進(jìn)行數(shù)學(xué)分析，建立 BP預(yù)測模型并實(shí)施多浮選槽液位控制方法，利用目前工程領(lǐng)域流行的 MATLAB 7.0中提供的神經(jīng)網(wǎng)絡(luò)工具箱，對(duì)網(wǎng)絡(luò)模型進(jìn)行訓(xùn)練和仿真，為有效抑制各槽液位擾動(dòng)、實(shí)時(shí)調(diào)整各浮選槽液位和實(shí)現(xiàn)浮選指標(biāo)的提高提供了有效的途徑。仿真結(jié)果證明了BP神經(jīng)網(wǎng)絡(luò)對(duì)解決硫化鎳礦浮選過程液位PID控制的有效性，具有廣泛應(yīng)用和推廣的價(jià)值。
標(biāo)簽： PID BP神經(jīng)網(wǎng)絡(luò) 液位 控制
上傳時(shí)間： 2014-12-29
上傳用戶：凌云御清風(fēng)
在變流器故障診斷系統(tǒng)中，通過MATLAB對(duì)牽引變流器建立故障仿真模型，提取故障特征，對(duì)輸入輸出數(shù)據(jù)進(jìn)行標(biāo)幺化和模糊化的處理，并基于改進(jìn)的動(dòng)量BP神經(jīng)網(wǎng)絡(luò)算法，完成對(duì)變流器開關(guān)管開路的診斷，誤差滿足要求范圍，結(jié)果表明：該算法收斂迅速，能避免陷入局部極值，而且準(zhǔn)確率很高，是一種快速有效的方法。
標(biāo)簽： BP神經(jīng)網(wǎng)絡(luò) 牽引變流器 故障診斷
上傳時(shí)間： 2013-11-09
上傳用戶：familiarsmile
設(shè)計(jì)了一種基于ZigBee技術(shù)的太陽能LED照明系統(tǒng)，充分考慮了電、熱、光的設(shè)計(jì)。系統(tǒng)結(jié)合AVR單片機(jī)設(shè)計(jì)的太陽能控制器具有防止過充過放等保護(hù)功能，通過相關(guān)傳感器采集數(shù)據(jù)并通過ZigBee無線網(wǎng)絡(luò)傳給監(jiān)控中心，實(shí)時(shí)顯示采集到的數(shù)據(jù)，實(shí)現(xiàn)無線遠(yuǎn)程監(jiān)測與智能控制；通過建立LED熱模型，仿真分析了燈具的熱均勻分布；通過Matlab計(jì)算及Tracepro仿真等過程合理地布置了高低色溫LED燈珠間距,并得到了近場照度均勻面。系統(tǒng)測試表明，該系統(tǒng)設(shè)計(jì)可提供節(jié)能高效的、智能穩(wěn)定的、溫馨健康的照明環(huán)境。
標(biāo)簽： ZigBee LED 太陽能 照明系統(tǒng)
上傳時(shí)間： 2013-10-08
上傳用戶：wangyi39
為了實(shí)現(xiàn)旋轉(zhuǎn)導(dǎo)向鉆井系統(tǒng)中近鉆頭傳感器測量數(shù)據(jù)的傳輸，提出了一種基于松耦合的無線電磁短傳系統(tǒng)設(shè)計(jì)方案，分析了無線電磁短傳信道并建立其模型，介紹了系統(tǒng)關(guān)鍵部件的設(shè)計(jì)，并對(duì)其數(shù)據(jù)傳輸性能進(jìn)行了測試試驗(yàn)。試驗(yàn)結(jié)果表明，設(shè)計(jì)可以滿足實(shí)際工程應(yīng)用的要求，并為后續(xù)研究提供了試驗(yàn)依據(jù)。
標(biāo)簽： 隨鉆測量 數(shù)據(jù) 無線 部件
上傳時(shí)間： 2013-10-11
上傳用戶：packlj
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
上傳用戶：cppersonal
FDTD一維程序，可以幫助大家建立一維模型，并輸入?yún)?shù)運(yùn)行。比如傳輸線、同軸線及平面波的設(shè)置及模擬都可以采用這個(gè)程序解決問題，尤其是給出了邊界的設(shè)置方法。
上傳時(shí)間： 2015-04-19
上傳用戶：源碼3
生成三維模型異常體填充文件，可以用于有限差分法的電導(dǎo)率值填充，主要用于建立非均勻模型
標(biāo)簽： 三維模型
上傳時(shí)間： 2014-01-06
上傳用戶：ecooo
基于小波零樹特性的視覺感知度模型的優(yōu)化方案, 給出了兩種水印算法: 一種算法嵌入的是高斯序列水印, 通過相關(guān)檢測實(shí)現(xiàn)盲檢測 另一種算法嵌入的是二值圖像水印, 水印的提取是非盲提取。這兩種算法在所有重要小波系數(shù)( 包括最低頻系數(shù)) 中嵌入水印, 以達(dá)到最大化水印嵌入量的目的, 并結(jié)合感知度模型在水印的透明性和魯棒性之間實(shí)現(xiàn)了較好的平衡, 對(duì)于常見的圖像處理操作, 特別是對(duì)于JPEG 和小波壓縮均有較好的魯棒性。
上傳時(shí)間： 2015-09-27
上傳用戶：lmeeworm
系統(tǒng)地描述了適用于增強(qiáng)型安全數(shù)據(jù)庫的通用安全模型NDMAC 的設(shè)計(jì)及應(yīng)用。該模型參考了Bell2La Padula ,Jajodia2Sandhu 等經(jīng)典安全模型,充分考慮增強(qiáng)方式數(shù)據(jù)庫安全的特點(diǎn)以及傳統(tǒng)安全模型在實(shí)用中遇到的 問題,對(duì)經(jīng)典模型進(jìn)行改進(jìn),使模型兼?zhèn)浒踩院蛯?shí)用性,并介紹了NDMAC 模型軟件系統(tǒng)。
標(biāo)簽： Bell2La Jajodia Padula Sandhu
上傳時(shí)間： 2014-01-24
上傳用戶：c12228
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