·作者:[美]Michael D.Ciletti出版社:電子工業(yè)出版社 內(nèi)容簡介:本書通過大量完整的實例講解了使用VerilogHDL進行超大規(guī)模集成電路設計的結(jié)構化建模方法、關鍵步驟和設計驗證方法等實用內(nèi)容。全書共分11章,涵蓋了建模、結(jié)構平衡、功能驗證、故障模擬和邏輯合成等關鍵問題,還有合成后設計確認、定時分析及可測性設計等內(nèi)容。
標簽:
Verilog
nbsp
HDL
數(shù)字設計
上傳時間:
2013-06-19
上傳用戶:PresidentHuang