在RC橋式正弦波振蕩電路的研究中，一般文獻(xiàn)只給出電路的振蕩條件、起振條件、振蕩頻率等技術(shù)指標(biāo)，而不涉及電路輸出幅值的大小。本文通過(guò)理論分析、Multisim仿真實(shí)驗(yàn)測(cè)試，研究了決定電路輸出幅值的因素，即輸出電壓的幅值與電路起振時(shí)電壓放大倍數(shù)的大小有關(guān)，在電路的線性工作范圍內(nèi)，起振時(shí)電壓放大倍數(shù)比3大得越多，最后的穩(wěn)定輸出電壓幅值也越大。研究結(jié)論有利于系統(tǒng)地研究振蕩電路的構(gòu)成及電路元件參數(shù)的選擇。
上傳時(shí)間： 2013-11-03
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配電網(wǎng)架空線路是城郊及農(nóng)村最常用線路敷設(shè)方式，對(duì)供電距離較長(zhǎng)的架空線路，電壓壓降問(wèn)題尤其值得重視。以實(shí)際工程施工線路電壓壓降問(wèn)題為例，針對(duì)線路電壓壓降和無(wú)功補(bǔ)償配置問(wèn)題，給出了分析方法和計(jì)算過(guò)程，通過(guò)方案比對(duì)，得出最優(yōu)供電方案。
標(biāo)簽： 配電網(wǎng) 架空線路 壓降分析 電壓
上傳時(shí)間： 2013-10-29
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環(huán)境溫度、光照強(qiáng)度和負(fù)載等因素對(duì)光伏電池的輸出特性影響很大，為了提高光伏電池的工作效率，需要準(zhǔn)確快速地跟蹤光伏電池的最大功率點(diǎn)。在分析了光伏電池的輸出特性的基礎(chǔ)上，建立了光伏電池的仿真模型；針對(duì)傳統(tǒng)爬山法的不足，采用了自適應(yīng)占空比擾動(dòng)法對(duì)最大功率點(diǎn)進(jìn)行了跟蹤控制。給出了上述兩種算法的工作原理及設(shè)計(jì)過(guò)程。仿真結(jié)果表明：自適應(yīng)占空比擾動(dòng)算法跟蹤迅速，減少了系統(tǒng)在最大功率點(diǎn)附近的振蕩現(xiàn)象，提高了系統(tǒng)的跟蹤速度和精度。
上傳時(shí)間： 2013-12-04
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介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑制比帶隙基準(zhǔn)電路。本文在原有Banba帶隙基準(zhǔn)電路的基礎(chǔ)上，通過(guò)采用共源共柵電流鏡結(jié)構(gòu)和引入負(fù)反饋環(huán)路的方法，大大提高了整體電路的電源抑制比。 Spectre仿真分析結(jié)果表明：在-40~100 ℃的溫度范圍內(nèi)，輸出電壓擺動(dòng)僅為1.7 mV，在低頻時(shí)達(dá)到100 dB以上的電源抑制比（PSRR），整個(gè)電路功耗僅僅只有30 μA。可以很好地應(yīng)用在低功耗高電源抑制比的LDO芯片設(shè)計(jì)中。
標(biāo)簽： CMOS 高電源抑制 帶隙基準(zhǔn) 電壓源
上傳時(shí)間： 2013-10-27
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為了解決電力系統(tǒng)諧波檢測(cè)中存在的檢測(cè)精度低的問(wèn)題，提出一種改進(jìn)的全相位時(shí)移相位差頻譜校正算法，消除了相位值對(duì)采樣中心樣點(diǎn)的依賴性。將該算法用于電網(wǎng)含有諧波以及間諧波的測(cè)量分析，結(jié)果表明該算法在中高信噪比情況下相位誤差小于1°，具有估計(jì)精度高且穩(wěn)定性好的特點(diǎn)。
標(biāo)簽： 電力系統(tǒng) 諧波檢測(cè) 相位 頻譜分析
上傳時(shí)間： 2014-12-24
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2014-12-28
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正交頻分復(fù)用技術(shù)（Orthogonal Frequency Division Multiplexing， OFDM）非常適合高速通信系統(tǒng)，但存在高峰均功率比（PAPR）的問(wèn)題。對(duì)OFDM系統(tǒng)中如何降低PARR的問(wèn)題進(jìn)行了研究，討論了降低PAPR的主要方法，重點(diǎn)分析了選擇性映射法（SLM），并在此基礎(chǔ)上提出了一種基于預(yù)編碼矩陣的改進(jìn)算法，最后通過(guò)matlab進(jìn)行了算法仿真，仿真結(jié)果表明，改進(jìn)算法在使得OFDM系統(tǒng)在降低峰均功率比的性能上得到了進(jìn)一步的改善。
上傳時(shí)間： 2014-01-23
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在衛(wèi)星通信系統(tǒng)中，非鐵磁性微波無(wú)源器件的無(wú)源互調(diào)（PIM）問(wèn)題非常嚴(yán)重，產(chǎn)生PIM的根源在于天線、波導(dǎo)法蘭等無(wú)源器件的非線性效應(yīng)，例如場(chǎng)發(fā)射、量子隧穿、熱電子發(fā)射、電致伸縮、微放電等[1]。文中通過(guò)對(duì)波導(dǎo)法蘭無(wú)源互調(diào)模型的分析和測(cè)量，得出波導(dǎo)間接觸壓力越大，各階PIM越小；PIM階數(shù)越高，載波功率之比對(duì)其影響越大。
標(biāo)簽： 波導(dǎo) 法蘭 無(wú)源互調(diào) 分
上傳時(shí)間： 2014-12-29
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功率變換器是開(kāi)關(guān)磁阻電動(dòng)機(jī)調(diào)速系統(tǒng)（SRD）中的重要組成部分，現(xiàn)有的各種功率變換器大都有這樣或那樣的問(wèn)題與不足，關(guān)鍵是不能保證較好的性能價(jià)格比。本文通過(guò)對(duì)兩種常用的四相開(kāi)關(guān)磁阻電動(dòng)機(jī)（SR）功率變換器主電路進(jìn)行分析，優(yōu)化、綜合常用的主電路，給出了目前最優(yōu)的四相SR電機(jī)功率變換器主電路型式——最少主開(kāi)關(guān)型，提高了經(jīng)濟(jì)性和實(shí)用性。結(jié)合作者的研制實(shí)踐，又給出了5.5KW 的SR電機(jī)新型功率變換器的實(shí)際電路、主要器件及其定額的選擇。通過(guò)實(shí)驗(yàn)成功地應(yīng)用此方案，基于降低SR電機(jī)轉(zhuǎn)矩波動(dòng)的有效手段，同時(shí)實(shí)現(xiàn)電機(jī)實(shí)時(shí)雙相繞組通電穩(wěn)定運(yùn)行。關(guān)鍵詞：開(kāi)關(guān)磁阻電動(dòng)機(jī)；功率變換器；最少主開(kāi)關(guān)；繞組雙相運(yùn)行
上傳時(shí)間： 2013-10-08
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
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