可配置端口電路是FPGA芯片與外圍電路連接關鍵的樞紐，它有諸多功能：芯片與芯片在數據上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉換，對外圍芯片的驅動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設計方法，依據可配置端口電路能實現的功能和工作原理，運用Cadence的設計軟件，結合華潤上華0.5μm的工藝庫，設計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設計的端口電路可以通過配置將它設置成單沿或者雙沿的觸發方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設計的要求。 2.基于TAP Controller的工作原理及它對16種狀態機轉換的控制，對16種狀態機的轉換完成了行為級描述和實現了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發器級聯的構架這一特點，設計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數據實現異或、同或、與以及或的功能，為此本文采用二次函數輸出的電路結構來實現以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據設置不同的上、下MOS管尺寸來調整電路的中點電壓，將端口電路設計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內，具有三態控制和驅動大負載的功能。通過對管子尺寸的大小設置和驅動大小的仿真表明：在實現TTL高電平輸出時，最大的驅動電流達到170mA，而對應的xilinx4006e的TTL高電平最大驅動電流為140mA[8]；同樣，在實現CMOS高電平最大驅動電流達到200mA,而xilinx4006e的CMOS驅動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設計的端口電路增加了雙沿觸發、將輸出數據實現二次函數的輸出方式、通過添加譯碼器將配置端口的數目減少的新的功能，且驅動能力更加強大。
上傳時間： 2013-07-20
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H.264/AVC是由國際電信聯合會的視頻專家組和國際標準化組織的運動圖像專家組組成的聯合視頻小組制定的下一代視頻壓縮標準。新標準采用了一些先進算法，因此具有優異的壓縮性能和極好的網絡親和性，滿足低碼率情況下的高質量視頻的傳輸。 H.264/AVC采用的先進算法包括多模式幀間預測、1/4像素精度預測、整數變換量化、去方塊濾波和熵編碼。本論文著重對整數變換與量化、去方塊濾波做了研究。整數變換是一種只有加法和移位的運算，量化可以通過查表和乘法操作就可以完成，避免了反變換的時候失配問題，沒有精度損失；去方塊濾波是一種用來去除低碼率情況下的每個宏塊的塊效應，提高了解碼圖像的外觀。 本文主要從算法研究和硬件實現兩方面著手，在算法研究方面設計了一個可視化測試軟件，在硬件實現方面主要對整數變換、量化和去方塊濾波做了研究和實現。視頻壓縮技術的關鍵在于視頻壓縮算法及其芯片的實現，FPGA可重復使用，設計修改靈活，片內資源豐富，具備DSP模塊等優勢。在本論文的目標實現部分模塊FPGA的硬件設計，用Verilog完成了關鍵部分的設計。首先簡要介紹了視頻壓縮基本原理，常用視頻壓縮標準及其特性以及國內外的研究動態，并對H.264標準基本檔次所涉及的核心技術進行了詳細介紹，兩種分層結構分別討論。其次在掌握了H.264.算法及編解碼流程的基礎上，設計了基于H.264編解碼的可視化軟件平臺。然后詳細介紹了整數變換、量化、反變換和反量化核心模塊的設計和實現，并在Altera的軟件和開發板上進行了仿真驗證；對去方塊濾波算法做了軟件研究測試，并給出了一種改進的硬件整體結構設計。最后，對全文工作進行了總結和對未來研究工作做了展望。我在課題中所做的主要工作有： 1.查閱相關文獻，熟悉H.264.標準及整數變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺設計。 3.用Verilog完成了整數變換量化、反變換反量化模塊FPGA設計與驗證。 4.去方塊濾波器的算法研究、仿真和硬件整體結構設計。
上傳時間： 2013-04-24
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H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現靈活性極大，其規定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節約60﹪以上，對編碼的實時性有較大幫助。 為了實現實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構，并對影響編碼速度，且具有硬件實現優越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現簡單，對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-06-13
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隨著科學技術的發展與公共安全保障需求的提高，視頻監控系統在工業生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監控系統，在穩定性、功能、成本與擴展性等方面都有著突出的優勢，具有重要的學術意義與實用意義， 本課題所設計的網絡視頻監控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續監聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數據，使用H．264解碼算法重建圖像并實時顯示，使監控人員有效地掌握現場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發平臺選擇。然后構建圖像采集子系統，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統，闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H．264．標準，規劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數之外的非零系數值編碼子算法，實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試，構建完整的網絡視頻監控系統， 實驗結果表明，本系統視頻壓縮率高，監控圖像質量良好，充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優點，發展前景十分廣闊。
上傳時間： 2013-04-24
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H.264/AVC是由ITU和ISO兩大組織聯合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節約了50％的碼率。但H.264獲得優越性能的代價是計算復雜度的增加，據估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現狀，業內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸的質量。 另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數量的同時，結合小塊模式搜索中途停止準則來確定最優模式。仿真表明：改進算法相對與原來算法能夠節省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數據做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。 最后介紹FPGA的特點及設計流程，并實現了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優點，具有廣闊的市場應用前景。 仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現實時編碼。
上傳時間： 2013-07-18
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在步進電機驅動方式中，效果最好的是細分驅動，當今高端的步進電機驅動器基本都采用這種技術。步進電機的細分驅動技術是一門綜合了數字化技術、集成控制技術和計算機技術的新技術，被廣泛應用于工業、科研、通訊、天文等領域。 本文設計了一種基于DSP以及FPGA的兩相混合式步進電機SPWM(正弦脈寬調制)波細分驅動系統。在DSP系統中采用TMS320I．F2407A微控制器作為核心控制器件，用軟件產生SPWM波；在FPGA系統中采用FPGA芯片，通過VerilogHDL語言，實現了SPWM波；在功率驅動級電路上采用雙極性H橋的驅動方式。最終實現了對兩相混合式步進電機SPWM波細分驅動，大大提高了步進電機的運轉性能。 本文介紹了兩相混合式步進電機的工作原理、控制原理以及細分驅動的基本原理。通過對恒轉矩細分驅動的分析，提出了兩相混合式步進電機SPWM波細分驅動的方案，并給出了SPWM波產生的數學模型。最后，對步進電機的SPWM波細分驅動系統進行了實驗測量，給出了實驗結果。 實驗的結果表明，設計的基于DSP與FPGA的SPWM波細分驅動系統可以很好地克服電機低頻振蕩的問題，提高電機在中、低速運行的性能。電機的掃描范圍與理論值基本接近；微步距在誤差允許的范圍內也基本可以滿足要求。
上傳時間： 2013-04-24
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設計了一種適合于H.264 的變字長解碼器根據碼流特點進行模塊劃分減少硬件開銷采用并行結構解NAL 包解碼效率高采用了桶形移位器進行并行解碼每個時鐘解一個碼字采用Verilog 語言進行設計仿真并通過
上傳時間： 2013-07-15
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本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實現結構。并主要研究了USB器件端處理器的RTL級實現及FPGA原型驗證、和ASIC實現研究，包括從模型建立、算法仿真、各個模塊的RTL級設計及仿真、FPGA的下載測試和ASIC的綜合分析。它的速度滿足預定的48MHz，等效門面積不超過1萬門，完全可應用于SOC設計中。 本文重點對嵌入式USB器件端處理器的FPGA實現作了研究。為了準確測試本處理器的運行情況，本文應用串口傳遞測試數據入FPGA開發板，測試模塊讀入測試數據，發送入PC機的主機端。通過NI-VISA充當軟件端，檢驗測試數據的正確。
上傳時間： 2013-07-24
上傳用戶：1079836864
H.264官方中文版，H.264官方中文版，H.264官方中文版，H.264官方中文版
標簽： 264
上傳時間： 2013-05-27
上傳用戶：h886166
fpga 設計參考資料。雙向端口設計參考。
標簽： VerilogHDL 雙向端口
上傳時間： 2013-07-09
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