雙向DC/DC變換器（Bi-directionalDC/DCconverters）是能夠根據需要調節能量雙向傳輸的直流/直流變換器。隨著科技的發展，雙向DC/DC變換器的應用需求越來越多，正逐步應用到無軌電車、地鐵、列車、電動車等直流電機驅動系統，直流不間斷電源系統，航天電源等場合。一方面，雙向DC/DC變換器為這些系統提供能量，另一方面，又使可回收能量反向給供電端充電，從而節約能量。 大多數雙向DC/DC變換器采用復雜的輔助網絡來實現軟開關技術，本文所研究的Buck/Boost雙向的DC/DC變換器從拓撲上解決器件軟開關的問題；由于Buck/Boost雙向DC/DC變換器的電流紋波較大，這會帶來嚴重的電磁干擾，本文結合Buck/Boost雙向DC/DC變換器拓撲與磁耦合技術使電感電流紋波減小；由于在同一頻率下不同負載時電流紋波不同，本文在控制時根據負載改變PWM頻率，從而使輕載時的電流紋波均較小。 本文所研究的雙向DC/DC變換器采用DSP處理器進行控制，其原因在于：目前沒有專門用于控制該Buck/Boost雙向DC/DC變換器的控制芯片，而DSP具有多路的高分辨率PWM，通過對DSP寄存器的配置可以實現Buck/Boost雙向DC/DC變換器的控制PWM；DSP具有多路高速的A/D轉換接口，并可以通過配合PWM完成對反饋采樣，具備一定的濾波功能。 本文所研究的數字雙向DC/DC變換器實現了在Buck模式下功率MOSFET的零電壓開通及零電壓關斷，電感電流的交迭使其電感輸出端電流紋波明顯變小，輕載時PWM頻率的提升也使得電流紋波變小。
上傳時間： 2013-06-08
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本文以異步電機參數離線自整定及參數在線辨識為對象，從理論分析，算法提出，仿真證明和實驗驗證四部分進行了深入研究。 異步電機參數離線自整定及參數在線辨識技術的研究，為異步電機控制性能的不斷提高提供了保障，以使更好，更精確的控制方式能夠應用到工程實際中去。 由于在工程中使用的電機和變頻器不一定能夠匹配，而需要在電機運行之前由專業的工程師對變頻器作重新設置，此過程復雜，耽誤時間而且需要專業人員操作。 本文提出一套異步電機參數離線自整定算法，使用C語言編程，并在一臺2.2KW電機的硬件實驗平臺上驗證了該算法，實現了電機在運行之前，變頻器自動測試出電機的基本參數，為矢量控制等控制方式提供所需要的電機參數。 電機在運行過程中，由于溫度等因素的影響，電機的參數會發生變化，影響電機運行的穩定性，所以要對電機參數做在線辨識。本文對異步電機參數在線辨識作了理論分析和方法總結，為下一步工作打下基礎。 算法的實現需要相應的硬件實驗平臺，本文對硬件實驗平臺作了詳細介紹，包括主電路的設計、IGBT的驅動保護電路設計、DSP數字控制器的設計。 本文還對文中提出的實驗方法作了MATLAB/Simulink仿真，驗證了該方法的可行性，對實驗有指導意義。
上傳時間： 2013-04-24
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本課題為電流型高電壓隔離電源，它是基于交流電流母線的分布式系統，能夠整定短路電流，適應高電壓工作環境的隔離電源。本論文介紹了該課題的應用場合，簡要介紹了分布式系統的種類及各自優勢，以及已有的電流型副邊穩壓電路相關的研究成果，并在此基礎上提出了本課題的研究目標。 本篇論文主要針對課題方案的三個方面進行論述，分別闡述如下： 一，母線電流產生系統與電流型副邊開關電路的匹配問題，包括各部分電路的功能介紹、電流型副邊開關電路的小信號等效電路的建模、高電壓隔離變壓器及磁元件的選擇； 二，模塊體積小型化有利于高壓部件的設計安裝和EMS防護。為了省去體積較大的輔助電源部分，本課題采用了副邊電路自供電的方式。在低壓自供電方式下，利用比較器、TLA31等器件產生多路同步三角波以及開關驅動PWM脈沖。對自供電方式下的三角波振蕩器進行比較，并對三角波振蕩器電路模塊進行了建模以及系統反饋補償； 三，在本方案中實現了電流源拓撲的同步整流技術，利用PMOS管替代續流二極管，減小了電路的損耗、散熱器的使用以及模塊的體積。 本篇論文對本課題設計的核心部分進行了比較詳細的介紹和分析，具體的參數計算方法也一一列出。最終，論文以研究目標為方向，通過一系列的改進措施，基本實現了課題要求。
上傳時間： 2013-06-24
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電子功能模件是機電產品的基本組成部分，其水平高低直接決定整個機電產品的工作質量。當前PCB自動測試系統大多為歐美產品，價格相當昂貴，遠遠超出我國中小電子企業的承受能力。為了提高我國中小企業電子設備的競爭力，本課題研發了適合于我國中小企業、價格低廉、使用方便的PCB路內測試系統。 本文首先詳細介紹了PCB各種檢測技術的原理和特點，然后根據本課題面向的用戶群和他們對PCB測試的需求，組建PCB內測試系統。本系統基于虛擬儀器設計思想，以PCB上模擬電子器件、組合邏輯電路及由其構成的功能模塊等為被測對象，包括路內測試儀、邏輯分析單元、信號發生器、高速數據采集器、多路通道掃描器及針床。其中：路內測試儀對不同被測對象選擇不同測試方法，采用電位隔離法實現了被測對象與PCB上其他元器件的隔離，并采用自適應測試方法提高測試結果的準確度。邏輯分析單元主要采用反向驅動技術測試常見的組合邏輯電路。信號發生器能同時產生兩路正弦波、方波、斜波、三角波等常用波形。數據采集器能同時采集四路信號，以USB接口與主機通訊。多路通道掃描器采用小型繼電器陣列來實現，可擴展性好。針床采用新型夾具，既保證接觸性能，又不至破壞觸點。 實踐表明，本系統能對常用電子功能模件進行自動測試，基本達到了預期目標。
上傳時間： 2013-06-06
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卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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視頻監控一直是人們關注的應用技術熱點之一，它以其直觀、方便、信息內容豐富而被廣泛用于在電視臺、銀行、商場等場合。在視頻圖像監控系統中，經常需要對多路視頻信號進行實時監控，如果每一路視頻信號都占用一個監視器屏幕，則會大大增加系統成本。視頻圖像畫面分割器主要功能是完成多路視頻信號合成一路在監視器顯示，是視頻監控系統的核心部分。 傳統的基于分立數字邏輯電路甚至DSP芯片設計的畫面分割器的體積較大且成本較高。為此，本文介紹了一種基于FPGA技術的視頻圖像畫面分割器的設計與實現。 本文對視頻圖像畫面分割技術進行了分析，完成了基于ITU-RBT.656視頻數據格式的畫面分割方法設計；系統采用Xilinx公司的FPGA作為核心控制器，設計了視頻圖像畫面分割器的硬件電路，該電路在FPGA中，將數字電路集成在一起，電路結構簡潔，具有較好的穩定性和靈活性；在硬件電路平臺基礎上，以四路視頻圖像分割為例，完成了I2C總線接口模塊，異步FIFO模塊，有效視頻圖像數據提取模塊，圖像存儲控制模塊和圖像合成模塊的設計，首先，由攝像頭采集四路模擬視頻信號，經視頻解碼芯片轉換為數字視頻圖像信號后送入異步FIFO緩沖。然后，根據畫面分割需要進行視頻圖像數據抽取，并將抽取的視頻圖像數據按照一定的規則存儲到圖像存儲器。最后，按照數字視頻圖像的數據格式，將四路視頻圖像合成一路編碼輸出，實現了四路視頻圖像分割的功能。從而驗證了電路設計和分割方法的正確性。 本文通過由FPGA實現多路視頻圖像的采集、存儲和合成等邏輯控制功能，I2C總線對兩片視頻解碼器進行動態配置等方法，實現四路視頻圖像的輪流采集、存儲和圖像的合成，提高了系統集成度，并可根據系統需要修改設計和進一步擴展功能，同時提高了系統的靈活性。
上傳時間： 2013-04-24
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當前，在系統級互連設計中高速串行I/O技術迅速取代傳統的并行I/O技術正成為業界趨勢。人們已經意識到串行I/O“潮流”是不可避免的，因為在高于1Gbps的速度下，并行I/O方案已經達到了物理極限，不能再提供可靠和經濟的信號同步方法。基于串行I/O的設計帶來許多傳統并行方法所無法提供的優點，包括：更少的器件引腳、更低的電路板空間要求、減少印刷電路板（PCB）層數、PCB布局布線更容易、接頭更小、EMI更少，而且抵抗噪聲的能力也更好。高速串行I/O技術正被越來越廣泛地應用于各種系統設計中，包括PC、消費電子、海量存儲、服務器、通信網絡、工業計算和控制、測試設備等。迄今業界已經發展出了多種串行系統接口標準，如PCI Express、串行RapidIO、InfiniBand、千兆以太網、10G以太網XAUI、串行ATA等等。 Aurora協議是為私有上層協議或標準上層協議提供透明接口的串行互連協議，它允許任何數據分組通過Aurora協議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協議在物理層采用千兆位串行技術，每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數據傳輸速率。Aurora可優化支持范圍廣泛的應用，如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統、分布式服務器和存儲子系統等需要極高數據傳輸速率的應用。 傳統的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統的并行總線背板。現在，高速串行背板速率普遍從622Mbps到3.125Gbps，甚至超過10Gbps。AdvancedTCA（先進電信計算架構）正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發展。它由PCI工業計算機制造商協會（PICMG）開發，其主要目的是定義一種開放的通信和計算架構，使它們能被方便而迅速地集成，滿足高性能系統業務的要求。ATCA作為標準串行總線結構，支持高速互聯、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性，滿足當前和未來高系統帶寬的要求。 采用FPGA設計高速串行接口將為設計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內置了最多24個RocketIO收發器，提供從622Mbps到3.125Gbps的數據速率并支持所有新興的高速串行I/O接口標準。結合其強大的邏輯處理能力、豐富的IP核心支持和內置PowerPC處理器，為企業從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設計傳輸速率為2.5Gbps的高速串行背板接口，該背板接口完全符合PICMG3.0規范。本文對串行高速通道技術的發展背景、現狀及應用進行了簡要的介紹和分析，詳細分析了所涉及到的主要技術包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預加重等。同時對AdvancedTCA規范以及Aurora鏈路層協議進行了分析， 并在此基礎上給出了FPGA的設計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設計工具，可在標準ATCA機框內完成單通道速率為2.5Gbps的全網格互聯。
上傳時間： 2013-05-29
上傳用戶：frank1234
隨著移動終端、多媒體、Internet網絡、通信，圖像掃描技術的發展，以及人們對圖象分辨率，質量要求的不斷提高，用軟件壓縮難以達到實時性要求，而且會帶來因傳輸大量原始圖象數據帶來的帶寬要求，因此采用硬件實現圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換，量化后的處理環節，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實現，具有廣闊的應用背景。本文以星載視頻圖像壓縮的硬件實現項目為背景，對熵編碼器和解碼器的硬件實現進行探討，給出了并行熵編碼和解碼器的實現方案。熵編解碼器中的難點是huffman編解碼器的實現。在設計并行huffman編碼方案時通過改善Huffman編碼器中變長碼流向定長碼流轉換時的控制邏輯,避免了因數據處理不及時造成數據丟失的可能性，從而保證了編碼的正確性。而在實現并行的huffman解碼器時，解碼算法充分利用了規則化碼書帶來的碼字的單調性，及在特定長度碼字集內碼字變化的連續性，將并行解碼由模式匹配轉換為算術運算，提高了存儲器的利用率、系統的解碼效率和速度。在實現并行huffman編碼的基礎上，結合針對DC子帶的預測編碼，針對直流子帶的游程編碼，能夠對圖像壓縮系統中經過DWT變換，量化，掃描后的數據進行正確的編碼。同時，在并行huffman解碼基礎上的熵解碼器也可以解碼出正確的數據提供給解碼系統的后續反量化模塊，進一步處理。在本文介紹的設計方案中，按照自頂向下的設計方法，對星載圖像壓縮系統中的熵編解碼器進行分析，進而進行邏輯功能分割及模塊劃分，然后分別實現各子模塊，并最終完成整個系統。在設計過程中，用高級硬件描述語言verilogHDL進行RTL級描述。利用了Altera公司的QuartusII開發平臺進行設計輸入、編譯、仿真，同時還采用modelsim仿真工具和symplicity的綜合工具，驗證了設計的正確性。通過系統波形仿真和下板驗證熵編碼器最高頻率可以達到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達到2500Mbps，也能滿足性能要求。仿真驗證的結果表明：設計能夠滿足性能要求，并具有一定的使用價值。
上傳時間： 2013-05-19
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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隨著空間科學任務的增加,需要處理的空間科學數據量激增,要求建立一個高速的空間數據連接網絡.高速復接器作為空間飛行器星上網絡的關鍵設備,其性能對整個空間數據網絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數據進行數據打包、信道選通調度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續設計硬件電路,設計出的實際電路實現了將來自兩個不同速率的信源數據(1394總線數據和1553B總線數據)復接成一路符合CCSDS協議的位流業務數據.在實驗調試中對FPGA的輸出數據進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片FPGA設計高速復接器,大幅度提高了數據的復接速率,可應用于未來的星載高速數據系統中,能夠完成在軌系統的數據復接任務.
上傳時間： 2013-07-17
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